Efficient Transmitter/Receiver Architectures for High Performance Wireless Applications

The thesis focuses on efficient design methods and reconfiguration architectures suitable for higher performance wireless communication .The work presented in this thesis describes the development of compact,inexpensive and low power communication devices that are robust,testable and capable of handling multiple communication standards.A new multistandard Decimation Filter Design Toolbox is developed in MATLAB GUIDE environment.RNS based dual-mode decimation filters reconfigurable for WCDMA/WiMAX and WCDMA/WLANa standards are designed and implemented.It offers high speed operation with lesser area requirement and lower dynamic power dissipation.A novel sigma-delta based direct analog-to-residue converter that reduces the complexity of RNS conversion circuitry is presented.The performance of an OFDM communication system with a new RRNS-convolutional concatenated coding is analysed and improved BER performance is obtained under different channel conditions. Easily testable MAC units for filters are presented using Reed-Muller logic for realization.

Design and synthesis of efficient mac architectures for high speed decimal processor

Most of the commercial and financial data are stored in decimal fonn. Recently, support for decimal arithmetic has received increased attention due to the growing importance in financial analysis, banking, tax calculation, currency conversion, insurance, telephone billing and accounting. Performing decimal arithmetic with systems that do not support decimal computations may give a result with representation error, conversion error, and/or rounding error. In this world of precision, such errors are no more tolerable. The errors can be eliminated and better accuracy can be achieved if decimal computations are done using Decimal Floating Point (DFP) units. But the floating-point arithmetic units in today's general-purpose microprocessors are based on the binary number system, and the decimal computations are done using binary arithmetic. Only few common decimal numbers can be exactly represented in Binary Floating Point (BF P). ln many; cases, the law requires that results generated from financial calculations performed on a computer should exactly match with manual calculations. Currently many applications involving fractional decimal data perform decimal computations either in software or with a combination of software and hardware. The performance can be dramatically improved by complete hardware DFP units and this leads to the design of processors that include DF P hardware.VLSI implementations using same modular building blocks can decrease system design and manufacturing cost. A multiplexer realization is a natural choice from the viewpoint of cost and speed.This thesis focuses on the design and synthesis of efficient decimal MAC (Multiply ACeumulate) architecture for high speed decimal processors based on IEEE Standard for Floating-point Arithmetic (IEEE 754-2008). The research goal is to design and synthesize deeimal'MAC architectures to achieve higher performance.Efficient design methods and architectures are developed for a high performance DFP MAC unit as part of this research.

MS Measurements

RMS measuring device is a nonlinear device consisting of linear and nonlinear devices. The performance of rms measurement is influenced by a number of factors; i) signal characteristics, 2) the measurement technique used and 3) the device characteristics. RMS measurement is not simple, particularly when the signals are complex and unknown. The problem of rms measurement on high crest-factor signals is fully discussed and a solution to this problem is presented in this thesis. The problem of rms measurement is systematically analized and found to have mainly three types of errors: (1) amplitude or waveform error 2) Frequency error and (3) averaging error. Various rms measurement techniques are studied and compared. On the basis of this study the rms -measurement is reclassified three categories: (1) Wave-form-error-free measurement (2) High-frequncy-error measurement and (3) Low-frequency error-free measurement. In modern digital sampled-data systems the signals are complex and waveform-error-free rms measurement is highly appreciated. Among the three basic blocks of rms measuring device the squarer is the most important one. A squaring technique is selected, that permits shaping of the squarer error characteristic in such a way as to achieve waveform-errob free rms measurement. The squarer is designed, fabricated and tested. A hybrid rms measurement using an analog rms computing device and digital display combines the speed of analog techniques and the resolution and ease of measurement of digital techniques. An A/D converter is modified to perform the square-rooting operation. A 10-V rms voltmeter using the developed rms detector is fabricated and tested. The chapters two, three and four analyse the problems involved in rms measurement and present a comparative study of rms computing techniques and devices. The fifth chapter gives the details of the developed rms detector that permits wave-form-error free rms measurement. The sixth chapter, enumerates the the highlights of the thesis and suggests a list of future projects

Speaker identification using models for phonemes

Motivation for Speaker recognition work is presented in the first part of the thesis. An exhaustive survey of past work in this field is also presented. A low cost system not including complex computation has been chosen for implementation. Towards achieving this a PC based system is designed and developed. A front end analog to digital convertor (12 bit) is built and interfaced to a PC. Software to control the ADC and to perform various analytical functions including feature vector evaluation is developed. It is shown that a fixed set of phrases incorporating evenly balanced phonemes is aptly suited for the speaker recognition work at hand. A set of phrases are chosen for recognition. Two new methods are adopted for the feature evaluation. Some new measurements involving a symmetry check method for pitch period detection and ACE‘ are used as featured. Arguments are provided to show the need for a new model for speech production. Starting from heuristic, a knowledge based (KB) speech production model is presented. In this model, a KB provides impulses to a voice producing mechanism and constant correction is applied via a feedback path. It is this correction that differs from speaker to speaker. Methods of defining measurable parameters for use as features are described. Algorithms for speaker recognition are developed and implemented. Two methods are presented. The first is based on the model postulated. Here the entropy on the utterance of a phoneme is evaluated. The transitions of voiced regions are used as speaker dependent features. The second method presented uses features found in other works, but evaluated differently. A knock—out scheme is used to provide the weightage values for the selection of features. Results of implementation are presented which show on an average of 80% recognition. It is also shown that if there are long gaps between sessions, the performance deteriorates and is speaker dependent. Cross recognition percentages are also presented and this in the worst case rises to 30% while the best case is 0%. Suggestions for further work are given in the concluding chapter.

Polyphase Implementation of Non-recursive Comb Decimators for Sigma-Delta A/D Converters

In a sigma-delta analog to digital (A/D) As most of the sigma-delta ADC applications require converter, the most computationally intensive block is decimation filters with linear phase characteristics, the decimation filter and its hardware implementation symmetric Finite Impulse Response (FIR) filters are may require millions of transistors. Since these widely used for implementation. But the number of FIR converters are now targeted for a portable application, filter coefficients will be quite large for implementing a a hardware efficient design is an implicit requirement. narrow band decimation filter. Implementing decimation In this effect, this paper presents a computationally filter in several stages reduces the total number of filter efficient polyphase implementation of non-recursive coefficients, and hence reduces the hardware complexity cascaded integrator comb (CIC) decimators for and power consumption [2]. Sigma-Delta Converters (SDCs). The SDCs are The first stage of decimation filter can be operating at high oversampling frequencies and hence implemented very efficiently using a cascade of integrators require large sampling rate conversions. The filtering and comb filters which do not require multiplication or and rate reduction are performed in several stages to coefficient storage. The remaining filtering is performed reduce hardware complexity and power dissipation. either in single stage or in two stages with more complex The CIC filters are widely adopted as the first stage of FIR or infinite impulse response (IIR) filters according to decimation due to its multiplier free structure. In this the requirements. The amount of passband aliasing or research, the performance of polyphase structure is imaging error can be brought within prescribed bounds by compared with the CICs using recursive and increasing the number of stages in the CIC filter. The non-recursive algorithms in terms of power, speed and width of the passband and the frequency characteristics area. This polyphase implementation offers high speed outside the passband are severely limited. So, CIC filters operation and low power consumption. The polyphase are used to make the transition between high and low implementation of 4th order CIC filter with a sampling rates. Conventional filters operating at low decimation factor of '64' and input word length of sampling rate are used to attain the required transition '4-bits' offers about 70% and 37% of power saving bandwidth and stopband attenuation. compared to the corresponding recursive and Several papers are available in literature that deals non-recursive implementations respectively. The same with different implementations of decimation filter polyphase CIC filter can operate about 7 times faster architecture for sigma-delta ADCs. Hogenauer has than the recursive and about 3.7 times faster than the described the design procedures for decimation and non-recursive CIC filters.

Decimal Multiplication using compact BCD Multiplier

Decimal multiplication is an integral part offinancial, commercial, and internet-based computations. The basic building block of a decimal multiplier is a single digit multiplier. It accepts two Binary Coded Decimal (BCD) inputs and gives a product in the range [0, 81] represented by two BCD digits. A novel design for single digit decimal multiplication that reduces the critical path delay and area is proposed in this research. Out of the possible 256 combinations for the 8-bit input, only hundred combinations are valid BCD inputs. In the hundred valid combinations only four combinations require 4 x 4 multiplication, combinations need x multiplication, and the remaining combinations use either x or x 3 multiplication. The proposed design makes use of this property. This design leads to more regular VLSI implementation, and does not require special registers for storing easy multiples. This is a fully parallel multiplier utilizing only combinational logic, and is extended to a Hex/Decimal multiplier that gives either a decimal output or a binary output. The accumulation ofpartial products generated using single digit multipliers is done by an array of multi-operand BCD adders for an (n-digit x n-digit) multiplication.

Performance analysis of double digit decimal multiplier on various FPGA logic families

Decimal multiplication is an integral part of financial, commercial, and internet-based computations. This paper presents a novel double digit decimal multiplication (DDDM) technique that performs 2 digit multiplications simultaneously in one clock cycle. This design offers low latency and high throughput. When multiplying two n-digit operands to produce a 2n-digit product, the design has a latency of (n / 2) 1 cycles. The paper presents area and delay comparisons for 7-digit, 16-digit, 34-digit double digit decimal multipliers on different families of Xilinx, Altera, Actel and Quick Logic FPGAs. The multipliers presented can be extended to support decimal floating-point multiplication for IEEE P754 standard

High performance, low latency double digit decimal multiplier on ASIC and FPGA

Decimal multiplication is an integral part of financial, commercial, and internet-based computations. This paper presents a novel double digit decimal multiplication (DDDM) technique that offers low latency and high throughput. This design performs two digit multiplications simultaneously in one clock cycle. Double digit fixed point decimal multipliers for 7digit, 16 digit and 34 digit are simulated using Leonardo Spectrum from Mentor Graphics Corporation using ASIC Library. The paper also presents area and delay comparisons for these fixed point multipliers on Xilinx, Altera, Actel and Quick logic FPGAs. This multiplier design can be extended to support decimal floating point multiplication for IEEE 754- 2008 standard.

Fixed Point Decimal Multiplication Using RPS Algorithm

Decimal multiplication is an integral part of financial, commercial, and internet-based computations. A novel design for single digit decimal multiplication that reduces the critical path delay and area for an iterative multiplier is proposed in this research. The partial products are generated using single digit multipliers, and are accumulated based on a novel RPS algorithm. This design uses n single digit multipliers for an n × n multiplication. The latency for the multiplication of two n-digit Binary Coded Decimal (BCD) operands is (n + 1) cycles and a new multiplication can begin every n cycle. The accumulation of final partial products and the first iteration of partial product generation for next set of inputs are done simultaneously. This iterative decimal multiplier offers low latency and high throughput, and can be extended for decimal floating-point multiplication.

Ethernet Telemetry for Towed Arrays

The towed array electronics is essentially a multichannel real time data acquisition system. The major challenges involved in it are the simultaneous acquisition of data from multiple channels, telemetry of the data over tow cable (several kilometres in some systems) and synchronization with the onboard receiver for accurate reconstruction. A serial protocol is best suited to transmit the data to onboard electronics since number of wires inside the tow cable is limited. The best transmission medium for data over large distances is the optical fibre. In this a two step approach towards the realization of a reliable telemetry scheme for the sensor data using standard protocols is described. The two schemes are discussed in this paper. The first scheme is for conversion of parallel, time-multiplexed multi-sensor data to Ethernet. Existing towed arrays can be upgraded to ethernet using this scheme. Here the last lap of the transmission is by Ethernet over Fibre. For the next generation of towed arrays it is required to digitize and convert the data to ethernet close to the sensor. This is the second scheme. At the heart of this design is the Analog-to-Ethernet node. In addition to a more reliable interface, this helps in easier fault detection and firmware updates in the field for the towed arrays. The design challenges and considerations for incorporating a network of embedded devices within the array are highlighted

Quadratic Predictor based Differential Encoding and Decoding of Speech Signals

Modeling nonlinear systems using Volterra series is a century old method but practical realizations were hampered by inadequate hardware to handle the increased computational complexity stemming from its use. But interest is renewed recently, in designing and implementing filters which can model much of the polynomial nonlinearities inherent in practical systems. The key advantage in resorting to Volterra power series for this purpose is that nonlinear filters so designed can be made to work in parallel with the existing LTI systems, yielding improved performance. This paper describes the inclusion of a quadratic predictor (with nonlinearity order 2) with a linear predictor in an analog source coding system. Analog coding schemes generally ignore the source generation mechanisms but focuses on high fidelity reconstruction at the receiver. The widely used method of differential pnlse code modulation (DPCM) for speech transmission uses a linear predictor to estimate the next possible value of the input speech signal. But this linear system do not account for the inherent nonlinearities in speech signals arising out of multiple reflections in the vocal tract. So a quadratic predictor is designed and implemented in parallel with the linear predictor to yield improved mean square error performance. The augmented speech coder is tested on speech signals transmitted over an additive white gaussian noise (AWGN) channel.

Wideband Low-Distortion Sigma-Delta ADC for WLAN

This work presents a wideband low-distortion sigmadelta analog-to-digital converter (ADC) for Wireless Local Area Network (WLAN) standard. The proposed converter makes use of low-distortion swing suppression SDM architecture which is highly suitable for low oversampling ratios to attain high linearity over a wide bandwidth. The modulator employs a 2-2 cascaded sigma-delta modulator with feedforward path with a single-bit quantizer in the first stage and 4-bit in the second stage. The modulator is designed in TSMC 0.18um CMOS technology and operates at 1.8V supply voltage. Simulation results show that, a peak SNDR of 57dB and a spurious free dynamic range (SFDR) of 66dB is obtained for a 10MHz signal bandwidth, and an oversampling ratio of 8.

Digitales stochastisches Magnetfeld-Sensorarray

Digitales stochastisches Magnetfeld-Sensorarray Stefan Rohrer Im Rahmen eines mehrjährigen Forschungsprojektes, gefördert von der Deutschen Forschungsgesellschaft (DFG), wurden am Institut für Mikroelektronik (IPM) der Universität Kassel digitale Magnetfeldsensoren mit einer Breite bis zu 1 µm entwickelt. Die vorliegende Dissertation stellt ein aus diesem Forschungsprojekt entstandenes Magnetfeld-Sensorarray vor, das speziell dazu entworfen wurde, um digitale Magnetfelder schnell und auf minimaler Fläche mit einer guten räumlichen und zeitlichen Auflösung zu detektieren. Der noch in einem 1,0µm-CMOS-Prozess gefertigte Test-Chip arbeitet bis zu einer Taktfrequenz von 27 MHz bei einem Sensorabstand von 6,75 µm. Damit ist er das derzeit kleinste und schnellste digitale Magnetfeld-Sensorarray in einem Standard-CMOS-Prozess. Konvertiert auf eine 0,09µm-Technologie können Frequenzen bis 1 GHz erreicht werden bei einem Sensorabstand von unter 1 µm. In der Dissertation werden die wichtigsten Ergebnisse des Projekts detailliert beschrieben. Basis des Sensors ist eine rückgekoppelte Inverter-Anordnung. Als magnetfeldsensitives Element dient ein auf dem Hall-Effekt basierender Doppel-Drain-MAGFET, der das Verhalten der Kippschaltung beeinflusst. Aus den digitalen Ausgangsdaten kann die Stärke und die Polarität des Magnetfelds bestimmt werden. Die Gesamtanordnung bildet einen stochastischen Magnetfeld-Sensor. In der Arbeit wird ein Modell für das Kippverhalten der rückgekoppelten Inverter präsentiert. Die Rauscheinflüsse des Sensors werden analysiert und in einem stochastischen Differentialgleichungssystem modelliert. Die Lösung der stochastischen Differentialgleichung zeigt die Entwicklung der Wahrscheinlichkeitsverteilung des Ausgangssignals über die Zeit und welche Einflussfaktoren die Fehlerwahrscheinlichkeit des Sensors beeinflussen. Sie gibt Hinweise darauf, welche Parameter für das Design und Layout eines stochastischen Sensors zu einem optimalen Ergebnis führen. Die auf den theoretischen Berechnungen basierenden Schaltungen und Layout-Komponenten eines digitalen stochastischen Sensors werden in der Arbeit vorgestellt. Aufgrund der technologisch bedingten Prozesstoleranzen ist für jeden Detektor eine eigene kompensierende Kalibrierung erforderlich. Unterschiedliche Realisierungen dafür werden präsentiert und bewertet. Zur genaueren Modellierung wird ein SPICE-Modell aufgestellt und damit für das Kippverhalten des Sensors eine stochastische Differentialgleichung mit SPICE-bestimmten Koeffizienten hergeleitet. Gegenüber den Standard-Magnetfeldsensoren bietet die stochastische digitale Auswertung den Vorteil einer flexiblen Messung. Man kann wählen zwischen schnellen Messungen bei reduzierter Genauigkeit und einer hohen lokalen Auflösung oder einer hohen Genauigkeit bei der Auswertung langsam veränderlicher Magnetfelder im Bereich von unter 1 mT. Die Arbeit präsentiert die Messergebnisse des Testchips. Die gemessene Empfindlichkeit und die Fehlerwahrscheinlichkeit sowie die optimalen Arbeitspunkte und die Kennliniencharakteristik werden dargestellt. Die relative Empfindlichkeit der MAGFETs beträgt 0,0075/T. Die damit erzielbaren Fehlerwahrscheinlichkeiten werden in der Arbeit aufgelistet. Verglichen mit dem theoretischen Modell zeigt das gemessene Kippverhalten der stochastischen Sensoren eine gute Übereinstimmung. Verschiedene Messungen von analogen und digitalen Magnetfeldern bestätigen die Anwendbarkeit des Sensors für schnelle Magnetfeldmessungen bis 27 MHz auch bei kleinen Magnetfeldern unter 1 mT. Die Messungen der Sensorcharakteristik in Abhängigkeit von der Temperatur zeigen, dass die Empfindlichkeit bei sehr tiefen Temperaturen deutlich steigt aufgrund der Abnahme des Rauschens. Eine Zusammenfassung und ein ausführliches Literaturverzeichnis geben einen Überblick über den Stand der Technik.

3000 / futuristische Phantasmen und aktuelle Fantasien der Technokultur

Die Kernthese dieser Arbeit ist eine Leerstelle. Ihre Formulierung beruht auf einer Beobachtung, wie sie von William Gibson stammen könnte: kulturell avantgardistische Gruppen der Gesellschaft internalisieren für ihre technologisch gestützten Praktiken futuristische Phantasmen geschichtlicher Vorläufer, die in Literatur und Mediengeschichte detektivisch aufspürbar sind. Werden diese Verinnerlichungen in aktuelle Fantasien umgewandelt, entsteht eine hybride Mischung vielfältigster Beschäftigungen, Reflexionen und Entwürfe von Technokultur. Bringt man diese Kopplungen auf das Jahr 3000, die nächste epochale zukünftige Zäsur, wird die Absurdität des Projekts, Technokultur überhaupt zu thematisieren deutlich. Technokultur ist im dynamischen Wandel sozio-ikonografisch untersuchbar, wird aber durch Unschärferelation zum object trouvé und Triebmoment für eine in es selbst hinein assimilierbare Analyse. Der daraus folgenden Vermessenheit kann durch instrumentelle Serendipity begegnet werden, die hier nicht Effekt wäre, stattdessen als Methode Verwendung findet: Finden statt Suchen. Das verhältnismäßig neue Schreib/Lese-Medium Hypertext bietet sich dafür als geradezu prädestiniert an. Hypertext ist prinzipiell unabgeschlossen, er folgt hier Arbeitsprinzipien wie sie seit den frühen 1990ern in Online-Tagebüchern und seit den frühen 2000er Jahren in Weblogs (World Wide Web Logbooks) auszumachen sind: Notizen, Found Text (analog zu Found Footage), Zitate, Fragmente, die kurze Form, kurz: wissenschaftliche Alltagstextproduktion wird nach Ordnungskriterien a-systematisiert und verwoben - weniger archiviert denn gesammelt. Eine Art Second Hand Theorie entsteht.

Characterization of the role of Drosophila JAK/STAT signalling in cellular proliferation

Der Janus Kinase / signal transducer and activator of transcription (JAK/STAT) Signal- transduktionsweg wird für viele Entwicklungsvorgänge benötigt und spielt eine zentrale Rolle bei der Hämatopoese und bei der Immunantwort. Obwohl der JAK/STAT-Signalweg in den vergangenen Jahren Gegenstand intensiver Forschung war, erschwert die Redundanz des Signalwegs bei Wirbeltieren genetische Untersuchungen zur Identifizierung derjenigen Mechanismen, die den JAK/STAT-Signalweg regulieren. Der JAK/STAT-Signaltransduktionsweg ist evolutionär konserviert und ebenfalls bei der Taufliege Drosophila melanogaster vorhanden. Im Gegensatz zu Wirbeltieren ist der Signaltransduktionsweg von Drosophila weniger redundant und beinhaltet folgende Hauptkomponenten: den Liganden Unpaired (Upd), den Transmembranrezeptor Domeless (Dome), die einzige JAK-Tyrosinkinase Hopscotch (hop), sowie den Transkriptionsfaktor STAT92E. In der vorliegenden Arbeit wird die Rolle des JAK/STAT-Signalwegs bei der zellulären Proliferation mithilfe der Modellsysteme der Flügel- und der Augen-Imaginalscheiben von Drosophila charakterisiert. "Loss-of-function"- und "Gain-of-function"-Experimente zur Verminderung beziehungs-weise Erhöhung der Signalaktivität zeigten, dass der JAK/STAT-Signalweg eine Rolle bei der zellulären Proliferation der Flügel-Imaginalscheiben spielte, ohne die Zellgröße oder Apoptose zu verändern. Bei der Flügelentwicklung während des zweiten und des frühen dritten Larvalstadiums war die Aktivität des JAK/STAT-Signalwegs sowohl notwendig für die zelluläre Proliferation als auch hinreichend, um Überproliferation anzutreiben. Allerdings änderte sich während der späten dritten Larvalstadien die JAK/STAT-Signalaktivität, sodass endogene STAT92E-Mengen einen anti-proliferativen Effekt im gleichen Gewebe aufwiesen. Weiterhin reichte die ektopische Aktivierung des JAK/STAT-Signalwegs zu diesem späten Entwicklungszeitpunkt aus, um die Mitose zu inhibieren und die Zellen in der Phase G2 des Zellzyklus zu arretieren. Diese Ergebnisse legen den Schluss nahe, dass der JAK/STAT-Signalweg sowohl pro-proliferativ in frühen Flügelscheiben als auch anti-proliferativ zu späten Stadien der Flügelscheiben-Entwicklung wirken kann. Dieser späte anti-proliferative Effekt wurde durch einen nicht-kanonischen Mechanismus der STAT92E-Aktivierung vermittelt, da späte hop defiziente Zellverbände im Vergleich zu Wildtyp-Zellen keine Veränderungen im Ausmaß der zellulären Proliferation aufwiesen. Ferner konnte gezeigt werden, dass eine während der Larvalstadien exprimierte dominant-negative und im N-Terminus deletierte Form von STAT92E (?NSTAT92E) nicht für den anti-proliferativen Effekt verantwortlich ist. Diese Tatsache ist ein weiteres Indiz dafür, dass das vollständige STAT92E den späten anti-proliferativen Effekt verursacht. Um Modulatoren für die von JAK/STAT vermittelte zelluläre Proliferation zu identifieren, wurde ein P-Element-basierter genetischer Interaktions-Screen in einem sensibilisierten genetischen Hintergrund durchgeführt. Insgesamt wurden dazu 2267 unabhängige P-Element-Insertionen auf ihre Wechselwirkung mit der JAK/STAT-Signalaktivität untersucht und 24 interagierende Loci identifiziert. Diese Kandidaten können in folgende Gruppen eingeordnet werden: Zellzyklusproteine, Transkriptionsfaktoren, DNA und RNA bindende Proteine, ein Mikro-RNA-Gen, Komponenten anderer Signaltransduktionswege und Zelladhäsionsproteine. In den meisten Fällen wurden mehrere Allele der interagierenden Kandidatengene getestet. 18 Kandidatengene mit übereinstimmend interagierenden Allelen wurden dann zur weiteren Analyse ausgewählt. Von diesen 18 Kandidaten-Loci wurden 7 mögliche JAK/STAT-Signalwegskomponenten und 6 neue Zielgene des Signalwegs gefunden. Zusammenfassend wurde das Verständnis um STAT92E verbessert. Dieses Protein hat die gleiche Funktion wie das STAT3-Protein der Wirbeltiere und treibt die zelluläre Proliferation voran. Analog zu STAT1 hat STAT92E aber auch einen anti-proliferativen Effekt. Ferner wurden 24 mögliche Modulatoren der JAK/STAT-Signalaktivität identifiziert. Die Charakterisierung dieser Wechselwirkungen eröffnet vielversprechende Wege zu dem Verständnis, wie JAK/STAT die zelluläre Proliferation reguliert und könnte bei der Entwicklung von neuartigen therapeutischen Targets zur Behandlung von Krebskrankheiten und Entwicklungsstörungen beitragen.