Sensorless explicit model predictive control for multi-phase buck converters with variable output voltage

The purpose of this paper is to use the predictive control to take advantage of the future information in order to improve the reference tracking. The control attempts to increase the bandwidth of the conventional regulators by using the future information of the reference, which is supposed to be known in advance. A method for designing a controller is also proposed. A comparison in simulation with a conventional regulator is made controlling a four-phase Buck converter. Advantages and disadvantages are analyzed based on simulation results.

Modelling Structural Flexure Effects in CPV Sun Trackers

Nowadays CPV trends mostly based in lens parqueted flat modules, enable the separate design of the sun tracker. To enable this possibility a set of specifications is to be prescribed for the tracker design team, which take into account fundamental requisites such as the maximum service loads both permanent and variable, the sun tracking accuracy and the tracker structural stiffness required to maintain the CPV array acceptance angle loss below a certain threshold. In its first part this paper outlines the author’s approach to confront these issues. Next, a method is introduced to estimate the acceptance angle losses due to the tracker’s structural flexure, which in last instance relies in the computation of the minimum enclosing circle of a set of points in the plane. This method is also useful to simulate the drifts in the tracker’s pointing vector due to structural deformation as a function of the aperture orientation angle. Results of this method when applied to the design of a two axis CPV pedestal tracker are presented.

Water harvesting for young trees using Peltier modules powered by photovoltaic solar energy

Young trees transplanted from nursery into open field require a minimum amount of soil moisture to successfully root in their new location, especially in dry-climate areas. One possibility is to obtain the required water from air moisture. This can be achieved by reducing the temperature of a surface below the air dew point temperature, inducing water vapor condensation on the surface. The temperature of a surface can be reduced by applying the thermoelectric effect, with Peltier modules powered by electricity. Here, we present a system that generates electricity with a solar photovoltaic module, stores it in a battery, and finally, uses the electricity at the moment in which air humidity and temperature are optimal to maximize water condensation while minimizing energy consumption. Also, a method to reduce the evaporation of the condensed water is proposed. The objective of the system is to sustain young plants in drier periods, rather than exclusively irrigating young plants to boost their growth.

Effect of a variable delay in delayed dynamical systems

We report numerical evidence of the effects of a periodic modulation in the delay time of a delayed dynamical system. By referring to a Mackey-Glass equation and by adding a modula- tion in the delay time, we describe how the solution of the system passes from being chaotic to shadow periodic states. We analyze this transition for both sinusoidal and sawtooth wave mod- ulations, and we give, in the latter case, the relationship between the period of the shadowed orbit and the amplitude of the modulation. Future goals and open questions are highlighted.

La casa abierta : hacia una vivienda variable y sostenible concebida como si el habitante importara

A profunda crisis de la ‘nave espacial Tierra’ que cohabitamos, como llamaba Buckminster Fuller a nuestro planeta, y los imparables cambios en los modos de vida occidentales demandan un urgente cambio en el modelo de vivienda que las sociedades‘desarrolladas’ proporcionan a sus ciudadanos. Los nuevos modos de vida son variables e imprevisibles, incapaces de ser predeterminados en un proyecto arquitectónico ‘cerrado’. Los avances tecnológicos conducen a la movilidad, la desaparición del hogar tradicional, la interrelación de los espacios de vivienda y trabajo y anticipan la llegada de tipos de vida más dinámicos y menos ligados a un sitio específico. En cuanto a las formas de relación, disminuye la duración de los compromisos afectivos y crece el número de personas con una vida al margen de la familia tradicional o producto de la disgregación de proyectos familiares. Y, en el campo arquitectónico, no dejan de surgir nuevas herramientas mecánicas y tecnológicas capaces de transformar, de forma sencilla, una vivienda. Todas estas circunstancias no encuentran acomodo en las viviendas concebidas para los modos de vida de las pasadas generaciones. Desde hace décadas, al menos en nuestro país, los arquitectos han dejado de diseñar las viviendas de promoción privada que firman, ya que el propio ‘mercado’ se encarga de hacerlo. Las viviendas que el ‘mercado’ diseña no persiguen entregar a sus habitantes un lugar donde puedan desarrollar sus potencialidades. El único objetivo de estas promociones es el beneficio económico. Las casas que el ‘mercado’ promueve son indiferentes a las minorías y a los nuevos modos de vida. Son viviendas mínimas y uniformes para, de esta forma, maximizar el beneficio y simplificar el proceso económico. Estas viviendas promueven los mismos valores que guían nuestra ‘nave’: son individualistas, buscando minimizar el contacto vecinal, persiguen la uniformidad, en personas y pensamientos, y perpetúan valores, ya que insisten en repetir los mismos modelos habitacionales creados para los modos de vida de las generaciones anteriores. Son casas cerradas que tratan de imponer a sus habitantes el modo de habitarlas. Son casas estáticas que no están pensadas para facilitar su adaptación al particular modo de vida de sus ocupantes. Siguiendo en nuestro país, las viviendas de promoción pública obedecen, también desde hace décadas, a una normativa desfasada ajena a los nuevos modelos familiares, los nuevos modelos de convivencia al margen de la familia, el trabajo en casa, las nuevas tecnologías y los esquemas habitacionales con espacios compartidos. Las viviendas que esta normativa obliga a construir no solo obedecen al modo de vida de dos generaciones atrás, momento en que estas normas se redactaron; tampoco permiten la alteración de sus adjudicatarios para acomodar las viviendas a sus particulares circunstancias. La inflexibilidad de estas normativas obsoletas provoca que el Estado no esté en realidad subvencionando un espacio donde sus habitantes puedan desarrollar la vida que deseen. Lo que el Estado, por medio de estas viviendas, subvenciona es una determinada forma de vida. Esta tesis propone un modelo de vivienda que denomina ‘casa abierta’ porque está abierta a ser vivida tal y como sus ocupantes deseen y necesiten. La casa abierta es un espacio indeterminado que sus usuarios han de completar conceptualmente, y que pueden transformar con facilidad, cuantas veces deseen, según su propio criterio. Es un espacio lleno de potencialidades, un soporte definido solo a medias, a la espera que el usuario lo adapte a sus necesidades. El primer objetivo de la casa abierta es responder a los nuevos modos de vida. Es, pues, destino de algo que está pasando. Pero la casa abierta tiene también un segundo objetivo, tan importante como el primero: ayudar a desarrollar nuevos valores, ser origen de algo, desconocido aún, que ayude a enderezar el rumbo de nuestra ‘nave’. Esta tesis cree que cada nueva generación trae consigo nuevas capacidades que podrían ayudar a las anteriores a solventar sus problemas. Por ello defiende una educación que promueva la diversidad y la creatividad, evitando imponer valores caducos e incitando a los jóvenes a encontrar sus propias capacidades y desarrollarlas, no ya por su propio interés personal sino por la satisfacción de aportarlas al mundo. La casa abierta persigue objetivos similares. Su anhelo es proporcionar buenas herramientas y nuevos valores a sus ocupantes, y dejarles hacer. La casa abierta busca incitar a sus habitantes a desarrollar su creatividad sobre su propio hábitat, convirtiéndolos en co-creadores y, en consecuencia, responsables del mismo. La casa abierta es un espacio de libertad, donde sus ocupantes pueden desarrollar su diferencia, singularidad y diversidad, pudiendo crear un entorno que responda a sus criterios y su sensibilidad. La casa abierta es un lugar de experimentación donde replantear las convenciones sobre la casa, probando nuevas formas de convivencia y hábitat acordes con los nuevos modos de vida. La casa abierta busca también estimular el sentido comunitario de sus ocupantes, favoreciendo el contacto y la agrupación entre vecinos. Pero también desea contribuir a crear un modelo de desarrollo sostenible, respetuoso con el medio ambiente, los recursos del planeta y el futuro de las generaciones venideras. Para crear una casa abierta proponemos diez atributos: versatilidad, permeabilidad elasticidad, adaptabilidad, perfectibilidad, movilidad, sociabilidad, indeterminación, disgregación y sostenibilidad. Con ellos tratamos de establecer diversas cualidades a incorporar en los futuros proyectos de viviendas. A partir de estos diez atributos la tesis analiza cerca de 200 proyectos de vivienda de los últimos 90 años, donde el habitante es parte activa en su concepción o donde los ocupantes pueden transformar su vivienda, con facilidad, acomodándola a su modo de vida o a su estado de ánimo. Dentro de la historia de la arquitectura moderna existen grandes ejemplos de viviendas o proyectos que cumplen con algunos de los atributos propuestos. Muchos de los planteamientos de la ‘casa abierta’ tienen su origen en los años 20 del siglo pasado. Fueron desarrollados por los arquitectos de la primera generación del movimiento moderno, sobre todo Adolf Loos, Le Corbusier, Mies van der Rohe, Gerrit Rietveld, y Buckminster Fuller. El periodo más cercano a las ideas de la casa abierta es el comprendido entre 1955 y 1980, con el trabajo de la tercera generación de arquitectos del movimiento moderno. En estos años surgen grandes ejemplos de casas abiertas, se publican libros sobre la implicación de los habitantes en el diseño de sus casas y se convocan coloquios sobre la adaptabilidad de las viviendas. Entre los ejemplos construidos destacan las viviendas Il Rigo Quarter de Renzo Piano, el complejo residencial Genter Strasse en Munich de Otto Steidle, Doris y Ralph Thut, los apartamentos universitarios en Lovaina de Lucien Kroll y el inicio de las comunidades de cohousing en Dinamarca. La década de 1990 es también propensa a la casa abierta. Entre los ejemplos construidos podemos destacar las casas Latapie y Coutras de Lacaton y Vassal, la Residencia Yakult de Toshio Akimoto, las casas Naked y la Nine square grid de Shigeru Ban y los apartamentos Fukuoka de Steven Holl. En esta década, surgen las cooperativas de viviendas autopromocionadas en Centroeuropa, como la Sargfabrik de BKK-2 en Viena, y se produce el desembarco del cohousing danés en EEUU. Ya en el siglo XXI podemos destacar las viviendas sociales Quinta Monroy y la Colonia Lo Barnechea de Alejandro Aravena-Elemental, las 14 viviendas en Mulhouse de Lacaton y Vassal, las casas Glass Shutter y Metal Shutter de Shigeru Ban, la casa Moriyama de SANAA, el d21system de José Miguel Reyes González y la ETSAM, la propuesta Parasite para Amsterdam, de Maccreanor y Lavington, la Shinonome Canal Court de Tokio y muchos ejemplos de viviendas prefabricadas y móviles como la Micro Compact Home o la LoftCube.

Effect of soiling in CPV systems

The effect of soiling in flat PV modules has been already studied, causing a reduction of the electrical output of 4% on average. For CPV's, as far as soiling produces light scattering at the optical collector surface, the scattered rays should be definitively lost because they cannot be focused onto the receivers again. While the theoretical study becomes difficult because soiling is variable at different sites, it becomes easier to begin the monitoring of the real field performance of concentrators and then raise the following question: how much does the soiling affect to PV concentrators in comparison with flat panels?? The answers allow to predict the PV concentrator electrical performance and to establish a pattern of cleaning frequency. Some experiments have been conducted at the IES-UPM and CSES-ANU sites, consisting in linear reflective concentration systems, a point focus refractive concentrator and a flat module. All the systems have been measured when soiled and then after cleaning, achieving different increases of ISC. In general, results show that CPV systems are more sensitive to soiling than flat panels, accumulating losses in ISC of about 14% on average in three different tests conducted at IESUPM and CSES-ANU test sites in Madrid (Spain) and Canberra (Australia). Some concentrators can reach losses up to 26% when the system is soiled for 4 months of exposure.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Efficient random variable generation: ratio of uniforms and polar rejection sampling

Monte Carlo techniques, which require the generation of samples from some target density, are often the only alternative for performing Bayesian inference. Two classic sampling techniques to draw independent samples are the ratio of uniforms (RoU) and rejection sampling (RS). An efficient sampling algorithm is proposed combining the RoU and polar RS (i.e. RS inside a sector of a circle using polar coordinates). Its efficiency is shown in drawing samples from truncated Cauchy and Gaussian random variables, which have many important applications in signal processing and communications. RESUMEN. Método eficiente para generar algunas variables aleatorias de uso común en procesado de señal y comunicaciones (por ejemplo, Gaussianas o Cauchy truncadas) mediante la combinación de dos técnicas: "ratio of uniforms" y "rejection sampling".

The time variable in the calculation of building structures. How to extend the working life until the 100 years?

The idea that a building and consequently its structure is for a lifetime has stopped being a reference. CTE establishes that the life utility of a normal construction structure should be of 50years. If the time variable is introduced in the calculation of actions on structures, seems evident thatdifferent values can be used for a standard building, for a provisional structure with ≤ 10 years of life utility or for a monumental building with a life utility of 100 years. The present presentation follows at all moment, the directives and formulations given in the different structural Eurocodes, till the moment not included in the CTE. Finally the values of the actions that must be used to extend the life utility of a building until. 100 years will be deduced, also it suitability and e conomic feasibility will be discuss.

Variable impedance LED matrix control system for lamps in PV applications

The interest in LED lighting has been growing recently due to the high efficacy, lifelime and ruggedness that this technology offers. However the key element to guarantee those parameters with these new electronic devices is to keep under control the working temperature of the semiconductor crystal. This paper propases a LED lamp design that fulfils the requ irements of a PV lighting systems, whose main quality criteria is reliability. It uses directly as a power supply a non·stabilized constant voltage source, as batteries. An electronic control architecture is used to regulate the current applied to the LEO matri)( according to their temperature and the voltage output value of the batteries with two pulse modulation signals (PWM) signals. The first one connects and disconnects the LEOs to the power supply and the second one connects and disconnects several emitters to the electric circuit changing its overall impedance. A prototype of the LEO lamp has been implemented and tested at different temperaturas and battery voltages.

NGCPV: a new generation of concentrator photovoltaic cells, modules and systems

Starting on June 2011, NGCPV is the first project funded jointly between the European Commission (EC) and the New Energy and Industrial Technology Development Organization (NEDO) of Japan to research on new generation concentration photovoltaics (CPV). The Project, through a collaborative research between seven European and nine Japanese leading research centers in the field of CPV, aims at lowering the cost of the CPVproduced photovoltaic kWh down to 5 ?cents. The main objective of the project is to improve the present concentrator cell, module and system efficiency, as well as developing advanced characterization tools for CPV components and systems. As particular targets, the project aims at achieving a cell efficiency of at least 45% and a CPV module with an efficiency greater than 35%. This paper describes the R&D activities that are being carried out within the NGCPV project and summarizes some of the most relevant results that have already been attained, for instance: the manufacturing of a 44.4% world record efficiency triple junction solar cell (by Sharp Corp.) and the installation of a 50 kWp experimental CPV plant in Spain, which will be used to obtain accurate forecasts of the energy produced at system level.

Variable structure control with chattering elimination and guaranteed stability for a generalized T-S model

In this paper, a fuzzy based Variable Structure Control (VSC) with guaranteed stability is presented. The main objective is to obtain an improved performance of highly non-linear unstable systems. The main contribution of this work is that, firstly, new functions for chattering reduction and error convergence without sacrificing invariant properties are proposed, which is considered the main drawback of the VSC control. Secondly, the global stability of the controlled system is guaranteed.The well known weighting parameters approach, is used in this paper to optimize local and global approximation and modeling capability of T-S fuzzy model.A one link robot is chosen as a nonlinear unstable system to evaluate the robustness, effectiveness and remarkable performance of optimization approach and the high accuracy obtained in approximating nonlinear systems in comparison with the original T-S model. Simulation results indicate the potential and generality of the algorithm. The application of the proposed FLC-VSC shows that both alleviation of chattering and robust performance are achieved with the proposed FLC-VSC controller. The effectiveness of the proposed controller is proven in front of disturbances and noise effects.

Design of a twin capacitive load and its application to the outdoor rating of photovoltaic modules

This paper describes the design of an original twin capacitive load that is able of tracing simultaneously the I?V characteristics of two photovoltaic modules. Besides, an example of the application of this dual system to the outdoor rating of photovoltaic modules is presented, whose results have shown a good degree of repeatability.

Practical issues for testing thin film PV modules at standard test conditions.

Thin film photovoltaic (TF) modules have gained importance in the photovoltaic (PV) market. New PV plants increasingly use TF technologies. In order to have a reliable sample of a PV module population, a huge number of modules must be measured. There is a big variety of materials used in TF technology. Some of these modules are made of amorphous or microcrystalline silicon. Other are made of CIS or CdTe. Not all these materials respond the same under standard test conditions (STC) of power measurement. Power rates of the modules may vary depending on both the extent and the history of sunlight exposure. Thus, it is necessary a testing method adapted to each TF technology. This test must guarantee repeatability of measurements of generated power. This paper shows responses of different commercial TF PV modules to sunlight exposure. Several test procedures were performed in order to find the best methodology to obtain measurements of TF PV modules at STC in the easiest way. A methodology for indoor measurements adapted to these technologies is described.

Variable Speed Limits. Review and development of an aggregate indicator based on floating car data.

Changing factors (mainly traffic intensity and weather conditions) affecting road conditions require a suitable optimal speed at any time. To solve this problem, variable speed limit systems (VSL) ? as opposed to fixed limits ? have been developed in recent decades. This term has included a number of speed management systems, most notably dynamic speed limits (DSL). In order to avoid the indiscriminate use of both terms in the literature, this paper proposes a simple classification and offers a review of some experiences, how their effects are evaluated and their results This study also presents a key indicator, which measures the speed homogeneity and a methodology to obtain the data based on floating cars and GPS technology applying it to a case study on a section of the M30 urban motorway in Madrid (Spain).