Analysis of quality of experience in 3D video systems

Esta tesis presenta un estudio exhaustivo sobre la evaluación de la calidad de experiencia (QoE, del inglés Quality of Experience) percibida por los usuarios de sistemas de vídeo 3D, analizando el impacto de los efectos introducidos por todos los elementos de la cadena de procesamiento de vídeo 3D. Por lo tanto, se presentan varias pruebas de evaluación subjetiva específicamente diseñadas para evaluar los sistemas considerados, teniendo en cuenta todos los factores perceptuales relacionados con la experiencia visual tridimensional, tales como la percepción de profundidad y la molestia visual. Concretamente, se describe un test subjetivo basado en la evaluación de degradaciones típicas que pueden aparecer en el proceso de creación de contenidos de vídeo 3D, por ejemplo debidas a calibraciones incorrectas de las cámaras o a algoritmos de procesamiento de la señal de vídeo (p. ej., conversión de 2D a 3D). Además, se presenta el proceso de generación de una base de datos de vídeos estereoscópicos de alta calidad, disponible gratuitamente para la comunidad investigadora y que ha sido utilizada ampliamente en diferentes trabajos relacionados con vídeo 3D. Asimismo, se presenta otro estudio subjetivo, realizado entre varios laboratorios, con el que se analiza el impacto de degradaciones causadas por la codificación de vídeo, así como diversos formatos de representación de vídeo 3D. Igualmente, se describen tres pruebas subjetivas centradas en el estudio de posibles efectos causados por la transmisión de vídeo 3D a través de redes de televisión sobre IP (IPTV, del inglés Internet Protocol Television) y de sistemas de streaming adaptativo de vídeo. Para estos casos, se ha propuesto una innovadora metodología de evaluación subjetiva de calidad vídeo, denominada Content-Immersive Evaluation of Transmission Impairments (CIETI), diseñada específicamente para evaluar eventos de transmisión simulando condiciones realistas de visualización de vídeo en ámbitos domésticos, con el fin de obtener conclusiones más representativas sobre la experiencia visual de los usuarios finales. Finalmente, se exponen dos experimentos subjetivos comparando varias tecnologías actuales de televisores 3D disponibles en el mercado de consumo y evaluando factores perceptuales de sistemas Super Multiview Video (SMV), previstos a ser la tecnología futura de televisores 3D de consumo, gracias a una prometedora visualización de contenido 3D sin necesidad de gafas específicas. El trabajo presentado en esta tesis ha permitido entender los factores perceptuales y técnicos relacionados con el procesamiento y visualización de contenidos de vídeo 3D, que pueden ser de utilidad en el desarrollo de nuevas tecnologías y técnicas de evaluación de la QoE, tanto metodologías subjetivas como métricas objetivas. ABSTRACT This thesis presents a comprehensive study of the evaluation of the Quality of Experience (QoE) perceived by the users of 3D video systems, analyzing the impact of effects introduced by all the elements of the 3D video processing chain. Therefore, various subjective assessment tests are presented, particularly designed to evaluate the systems under consideration, and taking into account all the perceptual factors related to the 3D visual experience, such as depth perception and visual discomfort. In particular, a subjective test is presented, based on evaluating typical degradations that may appear during the content creation, for instance due to incorrect camera calibration or video processing algorithms (e.g., 2D to 3D conversion). Moreover, the process of generation of a high-quality dataset of 3D stereoscopic videos is described, which is freely available for the research community, and has been already widely used in different works related with 3D video. In addition, another inter-laboratory subjective study is presented analyzing the impact of coding impairments and representation formats of stereoscopic video. Also, three subjective tests are presented studying the effects of transmission events that take place in Internet Protocol Television (IPTV) networks and adaptive streaming scenarios for 3D video. For these cases, a novel subjective evaluation methodology, called Content-Immersive Evaluation of Transmission Impairments (CIETI), was proposed, which was especially designed to evaluate transmission events simulating realistic home-viewing conditions, to obtain more representative conclusions about the visual experience of the end users. Finally, two subjective experiments are exposed comparing various current 3D displays available in the consumer market, and evaluating perceptual factors of Super Multiview Video (SMV) systems, expected to be the future technology for consumer 3D displays thanks to a promising visualization of 3D content without specific glasses. The work presented in this thesis has allowed to understand perceptual and technical factors related to the processing and visualization of 3D video content, which may be useful in the development of new technologies and approaches for QoE evaluation, both subjective methodologies and objective metrics.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.

Inhibition of ubiquitin/proteasome-dependent protein degradation by the Gly-Ala repeat domain of the Epstein–Barr virus nuclear antigen 1

The Epstein–Barr virus (EBV) encoded nuclear antigen (EBNA) 1 is expressed in latently infected B lymphocytes that persist for life in healthy virus carriers and is the only viral protein regularly detected in all EBV associated malignancies. The Gly-Ala repeat domain of EBNA1 was shown to inhibit in cis the presentation of major histocompatibility complex (MHC) class I restricted cytotoxic T cell epitopes from EBNA4. It appears that the majority of antigens presented via the MHC I pathway are subject to ATP-dependent ubiquitination and degradation by the proteasome. We have investigated the influence of the repeat on this process by comparing the degradation of EBNA1, EBNA4, and Gly-Ala containing EBNA4 chimeras in a cell-free system. EBNA4 was efficiently degraded in an ATP/ubiquitin/proteasome-dependent fashion whereas EBNA1 was resistant to degradation. Processing of EBNA1 was restored by deletion of the Gly-Ala domain whereas insertion of Gly-Ala repeats of various lengths and in different positions prevented the degradation of EBNA4 without appreciable effect on ubiquitination. Inhibition was also achieved by insertion of a Pro-Ala coding sequence. The results suggest that the repeat may affect MHC I restricted responses by inhibiting antigen processing via the ubiquitin/proteasome pathway. The presence of regularly interspersed Ala residues appears to be important for the effect.

Noise in neurons is message dependent

Neuronal responses are conspicuously variable. We focus on one particular aspect of that variability: the precision of action potential timing. We show that for common models of noisy spike generation, elementary considerations imply that such variability is a function of the input, and can be made arbitrarily large or small by a suitable choice of inputs. Our considerations are expected to extend to virtually any mechanism of spike generation, and we illustrate them with data from the visual pathway. Thus, a simplification usually made in the application of information theory to neural processing is violated: noise is not independent of the message. However, we also show the existence of error-correcting topologies, which can achieve better timing reliability than their components.

Orbitofrontal cortex: A key prefrontal region for encoding information

Little is known about the specific functional contribution of the human orbitofrontal cortex with regard to memory processing, although there is strong evidence from lesion studies in monkeys that it may play an important role. The present investigation measured changes in regional cerebral blood flow with positron emission tomography in normal human subjects who were instructed to commit to memory abstract visual patterns. The results indicated that the rostral orbitofrontal region (area 11), which is primarily linked with the anterior medial temporal limbic region and lateral prefrontal cortical areas, is involved in the process of encoding of new information.

Homologous pairing in stretched supercoiled DNA

By using elastic measurements on single DNA molecules, we show that stretching a negatively supercoiled DNA activates homologous pairing in physiological conditions. These experiments indicate that a stretched unwound DNA locally denatures to alleviate the force-driven increase in torsional stress. This is detected by hybridization with 1 kb of homologous single-stranded DNA probes. The stretching force involved (≈2 pN) is small compared with those typically developed by molecular motors, suggesting that this process may be relevant to DNA processing in vivo. We used this technique to monitor the progressive denaturation of DNA as it is unwound and found that distinct, stable denaturation bubbles formed, beginning in A+T-rich regions.

Genetically altered AMPA-type glutamate receptor kinetics in interneurons disrupt long-range synchrony of gamma oscillation

Gamma oscillations synchronized between distant neuronal populations may be critical for binding together brain regions devoted to common processing tasks. Network modeling predicts that such synchrony depends in part on the fast time course of excitatory postsynaptic potentials (EPSPs) in interneurons, and that even moderate slowing of this time course will disrupt synchrony. We generated mice with slowed interneuron EPSPs by gene targeting, in which the gene encoding the 67-kDa form of glutamic acid decarboxylase (GAD67) was altered to drive expression of the α-amino-3-hydroxy-5-methyl-4-isoxazolepropionic acid (AMPA) glutamate receptor subunit GluR-B. GluR-B is a determinant of the relatively slow EPSPs in excitatory neurons and is normally expressed at low levels in γ-aminobutyric acid (GABA)ergic interneurons, but at high levels in the GAD-GluR-B mice. In both wild-type and GAD-GluR-B mice, tetanic stimuli evoked gamma oscillations that were indistinguishable in local field potential recordings. Remarkably, however, oscillation synchrony between spatially separated sites was severely disrupted in the mutant, in association with changes in interneuron firing patterns. The congruence between mouse and model suggests that the rapid time course of AMPA receptor-mediated EPSPs in interneurons might serve to allow gamma oscillations to synchronize over distance.

Components of verbal working memory: Evidence from neuroimaging

We review research on the neural bases of verbal working memory, focusing on human neuroimaging studies. We first consider experiments that indicate that verbal working memory is composed of multiple components. One component involves the subvocal rehearsal of phonological information and is neurally implemented by left-hemisphere speech areas, including Broca’s area, the premotor area, and the supplementary motor area. Other components of verbal working memory may be devoted to pure storage and to executive processing of the contents of memory. These studies rest on a subtraction logic, in which two tasks are imaged, differing only in that one task presumably has an extra process, and the difference image is taken to reflect that process. We then review studies that show that the previous results can be obtained with experimental methods other than subtraction. We focus on the method of parametric variation, in which a parameter that presumably reflects a single process is varied. In the last section, we consider the distinction between working memory tasks that require only storage of information vs. those that require that the stored items be processed in some way. These experiments provide some support for the hypothesis that, when a task requires processing the contents of working memory, the dorsolateral prefrontal cortex is disproportionately activated.

The role of left prefrontal cortex in language and memory

This article reviews attempts to characterize the mental operations mediated by left inferior prefrontal cortex, especially the anterior and inferior portion of the gyrus, with the functional neuroimaging techniques of positron emission tomography and functional magnetic resonance imaging. Activations in this region occur during semantic, relative to nonsemantic, tasks for the generation of words to semantic cues or the classification of words or pictures into semantic categories. This activation appears in the right prefrontal cortex of people known to be atypically right-hemisphere dominant for language. In this region, activations are associated with meaningful encoding that leads to superior explicit memory for stimuli and deactivations with implicit semantic memory (repetition priming) for words and pictures. New findings are reported showing that patients with global amnesia show deactivations in the same region associated with repetition priming, that activation in this region reflects selection of a response from among numerous relative to few alternatives, and that activations in a portion of this region are associated specifically with semantic relative to phonological processing. It is hypothesized that activations in left inferior prefrontal cortex reflect a domain-specific semantic working memory capacity that is invoked more for semantic than nonsemantic analyses regardless of stimulus modality, more for initial than for repeated semantic analysis of a word or picture, more when a response must be selected from among many than few legitimate alternatives, and that yields superior later explicit memory for experiences.

Learning and recall of form discriminations during reversible cooling deactivation of ventral-posterior suprasylvian cortex in the cat.

Extrastriate visual cortex of the ventral-posterior suprasylvian gyrus (vPS cortex) of freely behaving cats was reversibly deactivated with cooling to determine its role in performance on a battery of simple or masked two-dimensional pattern discriminations, and three-dimensional object discriminations. Deactivation of vPS cortex by cooling profoundly impaired the ability of the cats to recall the difference between all previously learned pattern and object discriminations. However, the cats' ability to learn or relearn pattern and object discriminations while vPS was deactivated depended upon the nature of the pattern or object and the cats' prior level of exposure to them. During cooling of vPS cortex, the cats could neither learn the novel object discriminations nor relearn a highly familiar masked or partially occluded pattern discrimination, although they could relearn both the highly familiar object and simple pattern discriminations. These cooling-induced deficits resemble those induced by cooling of the topologically equivalent inferotemporal cortex of monkeys and provides evidence that the equivalent regions contribute to visual processing in similar ways.

Sequence verification of human creatine kinase (43 kDa) isozymes by high-resolution tandem mass spectrometry.

Amino acid sequencing by recombinant DNA technology, although dramatically useful, is subject to base reading errors, is indirect, and is insensitive to posttranslational processing. Mass spectrometry techniques can provide molecular weight data from even relatively large proteins for such cDNA sequences and can serve as a check of an enzyme's purity and sequence integrity. Multiply-charged ions from electrospray ionization can be dissociated to yield structural information by tandem mass spectrometry, providing a second method for gaining additional confidence in primary sequence confirmation. Here, accurate (+/- 1 Da) molecular weight and molecular ion dissociation information for human muscle and brain creatine kinases has been obtained by electrospray ionization coupled with Fourier-transform mass spectrometry to help distinguish which of several published amino acid sequences for both enzymes are correct. The results herein are consistent with one published sequence for each isozyme, and the heterogeneity indicated by isoelectric focusing due to 1-Da deamidation changes. This approach appears generally useful for detailed sequence verification of recombinant proteins.

Degradation of the cleaved leader peptide of thiolase by a peroxisomal proteinase.

A peroxisomal location for insulin-degrading enzyme (IDE) has been defined by confocal immunofluorescence microscopy of stably transfected CHO cells overexpressing IDE and digitonin-permeabilization studies in normal nontransfected fibroblasts. The functional significance of IDE in degrading cleaved leader peptides of peroxisomal proteins targeted by the type II motif was evaluated with a synthetic peptide corresponding to the type II leader peptide of prethiolase. The peptide effectively competed for degradation and cross-linking of the high-affinity substrate 125I-labeled insulin to IDE. Direct proteolysis of the leader peptide of prethiolase was confirmed by HPLC; degradation was inhibited by immunodepletion with an antibody to IDE. Phylogenetic analysis of proteinases related to IDE revealed sequence similarity to mitochondrial processing peptidases.

Investigação do papel de SIGIRR/IL-1R8 no crosstalk entre células tumorais e o infiltrado leucocitário

Células tumorais desenvolvem diversas estratégias para escapar da identificação e eliminação pelo sistema imune. Dessa forma, a investigação dos mecanismos envolvidos na comunicação celular no microambiente tumoral e na desregulação local do sistema imune é crítica para uma melhor compreensão da progressão da doença e para o desenvolvimento de alternativas terapêuticas mais eficazes. Nós aqui demonstramos que SIGIRR/IL-1R8, um importante regulador negativo de receptores de Interleucina-1 (ILRs) e receptores do tipo Toll (TLRs), apresenta expressão aumentada em uma linhagem celular epitelial mamária transformada pela superexpressão do oncogene HER2 e em tumores primários de mama, e promove o crescimento tumoral e metástase através da modulação da inflamação associada ao câncer e da atenuação da resposta imune antitumoral. Observamos que IL-1R8 tem sua expressão correlacionada com HER2 em tecidos mamários e sua alta expressão é fator de pior prognóstico em câncer de mama de baixo grau. Notavelmente, níveis aumentados de IL-1R8 foram observados especialmente nos subtipos HER2+ e Luminais de tumores de mama, e sua expressão aumentada em células epiteliais de mama transformadas por HER2 diminui a ativação da via de NF-κB e a expressão de diferentes citocinas pro-inflamatórias (IL-6, IL-8, TNF, CSF2, CSF3 e IFN-β1). Meio condicionado de células transformadas por HER2, mas não de variantes celulares com o gene IL-1R8 silenciado, induz a polarização de macrófagos para o fenótipo M2 e inibe a ativação de células NK. Em um modelo murino transgênico de tumorigênese espontânea mediada por HER2, MMTV-neu, verificamos que a deficiência de IL-1R8 (IL-1R8-/-neu) retardou o aparecimento de tumores e reduziu a incidência, a carga tumoral e a disseminação metastática. Contudo, não foram observadas diferenças significativas no crescimento tumoral quando animais IL-1R8-/-neu receberam medula óssea de animais IL-1R8+/+, confirmando um papel importante da expressão de IL-1R8 em células não hematopoiéticas na tumorigênese da mama. Tumores IL-1R8+/+neu apresentaram maiores níveis de citocinas pró-inflamatórias como IL-1β e VEGF, e menores níveis da citocina imunomodulatória IFN-γ. Além disso, tumores que expressavam IL-1R8 apresentaram menor infiltrado de células NK maduras, células dendríticas (DCs) e linfócitos T-CD8+ e um maior infiltrado de macrófagos M2 e linfócitos T-CD4+. Coletivamente, esses resultados indicam que a expressão de IL-1R8 em tumores de mama pode representar um novo mecanismo de escape da resposta imune e suportam IL-1R8 como potencial alvo terapêutico.

Estabilidade química e funcional dos compostos bioativos da polpa de buriti congelada, liofilizada e atomizada

O buriti (Mauritia flexuosa L.) é um fruto rico em carotenoides, ácidos graxos e compostos fenólicos com grande potencial de industrialização. Entretanto, sua vida útil reduzida dificulta a comercialização e um maior aproveitamento. Dessa forma, tecnologias de processamento podem ser empregadas para que haja maior utilização e expansão do buriti. Este trabalho teve como objetivo caracterizar polpa de buriti congelada, liofilizada e atomizada, quantificando os compostos bioativos (carotenoides e ácidos graxos), a composição centesimal e mineral, além de avaliar a estabilidade química e funcional da polpa submetida a esses tratamentos ao longo do tempo de armazenamento. Polpas de buriti oriunda da Comunidade Boa Vista, zona rural do município de Arinos, MG, foram submetidas a três processamentos: congelamento (eleito como controle), liofilização e atomização (com adição de maltodextrina como coadjuvante de tecnologia). Após o processamento, as polpas foram acondicionadas em embalagens laminadas compostas por poliéster, alumínio e polietileno (25 x 25 cm), com capacidade para 100 g cada, e armazenadas a -23 °C para o congelamento e a temperatura ambiente para as polpas desidratadas. As análises físicas, químicas, nutricionais e funcionais foram realizadas logo após o processamento, para caracterização das polpas e nos períodos: 1, 14, 28, 42 e 56 dias, para avaliação da estabilidade. O delineamento experimental empregado constituiu-se de dois fatores (processamento e período) e a interação entre eles. Os dados foram analisados estatisticamente por meio da Análise de Variância Univariada (ANOVA) com nível de significância de 5 %. Constatou-se que durante a estocagem a polpa liofilizada apresentou maior brilho, menor opacidade, valores inferiores para o pH, menor variação da atividade de água e maior acidez titulável. Esses parâmetros são importantes indicadores de qualidade da polpa durante a sua estocagem, visto que dificultam o desenvolvimento microbiano. A adição da maltodextrina no processo de atomização acarretou maiores teores de sólidos solúveis em relação aos demais tratamentos. Os resultados demonstraram que, ao longo do armazenamento, a liofilização contribuiu para a melhor preservação dos carotenoides totais. A quantificação dos carotenoides e dos ácidos graxos na polpa congelada demonstrou que houve melhor preservação de carotenoides do tipo alfa e beta caroteno, dos ácidos graxos oleico, indicando maior valor nutricional para a alimentação humana. Apesar dos resultados satisfatórios para a polpa congelada, durante o tempo analisado a polpa congelada apresentou maiores perdas em relação à polpa liofilizada. Para a classe dos compostos fenólicos, a liofilização apresentou melhores resultados ao longo da estocagem. O uso de baixas temperaturas foi mais efetivo para a preservação dos compostos bioativos analisados. Portanto, pode-se concluir que o emprego da liofilização é a alternativa mais adequada entre as avaliadas, para o aproveitamento da polpa de buriti na indústria de alimentos, uma vez que esse tratamento preservou todos os constituintes avaliados durante a estocagem.

Caracterización de los depósitos miocenos de la isla de Nueva Tabarca (Alicante) y su empleo como material de construcción en el patrimonio local

El presente trabajo muestra la caracterización en detalle de la secuencia estratigráfica de los depósitos miocenos de la isla de Nueva Tabarca, el empleo de estos materiales en el patrimonio arquitectónico de la isla y su comportamiento frente la degradación. En la serie miocena, a grandes rasgos, se definen tres tramos. El tramo inferior, rico en clastos dolomíticos, muestra una alternancia de arenitas y calcarenitas. El tramo intermedio corresponde a una sucesión de niveles de calcirruditas con laminación cruzada cuya parte superior está representada por un nivel de grandes bioclastos, rodolitos y arenitas de grano fino. El comienzo del último tramo está marcado por la presencia de varias superficies arenosas más litificadas sobre las que se sitúa un banco de arenitas de grano fino y laminación paralela. Si bien las canteras extraían sillares de todas estas litofacies, existe una mayor extracción de los últimos niveles de la serie. Estas rocas presentan una durabilidad moderada-baja, degradándose fácilmente mediante arenización, escamación y/o alveolización.