Plataformas de desarrollo de WSAN y MiddleWare para despliegue

Son muchos los dominios de aplicación que han surgido en los últimos años con motivo de los avances tecnológicos. Algunos como eHealth, Smart Building o Smart Grid están teniendo una gran aceptación por parte de empresas que incrementan sus inversiones en este tipo de campos. Las redes inalámbricas de sensores y actuadores juegan un papel fundamental en el desarrollo de este tipo de aplicaciones. A través de este tipo de redes inalámbricas es posible monitorizar y actuar sobre un entorno gracias a nodos sensores y actuadores de forma cómoda y sencilla. Las WSANs (Wireless Sensors and Actuators Networks) junto con la robótica y M2M (Machine-to-Machine) están forjando el camino hacia el Internet of Things (IoT), un futuro en el que todo esté conectado entre sí. Cada vez aparecen dispositivos más pequeños y autónomos, que junto con el crecimiento de las redes, propician la interconexión de “el todo”. Este Proyecto Fin de Carrera tiene como objetivo contribuir en este avance, desarrollando parcialmente una solución middleware que abstraiga al usuario de la complejidad del hardware, implementando ciertas funcionalidades ofrecidas por el middleware nSOM desarrollado por la UPM. Para conseguir este objetivo se realizará un estudio del Estado del Arte actual y una comparativa de las diferentes plataformas hardware involucradas en las Redes Inalámbricas de Sensores y Actuadores (Wireless Sensor-Actuator Networks). Este estudio tendrá como fin la elección de una de las plataformas hardware para su futuro uso en un despliegue parcial del mencionado middleware nSOM. Posteriormente, se diseñará e implementará un sistema para ejemplificar un caso de uso sobre dicha plataforma integrando la publicación de las características y servicios de cada nodo final y el envío de peticiones y la recepción de respuestas. Finalmente se obtendrá un conjunto de conclusiones a partir de los resultados obtenidos y se detallarán posibles líneas de trabajo. ABSTRACT. There are many applications domains that have arisen because of technological advances in recent years. Some as eHealth, Smart Building or Smart Grid are having a great acceptance by companies that increase their investments in such fields. Wireless sensors and actuators networks play a fundamental role in the development of such applications. By means of this kind of wireless network it is possible to monitor and act upon an environment with the assistance of sensors and actuators nodes, readily. The WSANs (Wireless Sensors and Actuators Networks) together with robotics and M2M (Machine-to-Machine) are forging the way towards the Internet of Things (IoT), a future in which all of them are connected among themselves. Smaller and more autonomous devices are appearing that, along with the growth of networks, foster the interconnection of ‘the whole’. This Degree Final Project aims to contribute to this breakthrough, developing partially a middleware solution that abstracts the user from the complexity of hardware, implementing certain functionalities offered by the nSOM middleware solution carried out by UPM. To achieve this objective a study of the current state of the art and a comparison of the different hardware platforms involved in the Wireless and Actuators Sensor Networks (Wireless Sensor-Actuator Networks) will be performed. This study will aim the election of one of the hardware platforms for its future use in a partial deployment of the mentioned middleware nSOM. Subsequently, a system will be designed and implemented to exemplify a use case on the platform mentioned before integrating the publication of the features and services of each end node and sending requests and receiving responses. Finally a set of conclusions from the results will be stated and possible lines of future works will be detailed.

A proposal for an Internet of Things-based monitoring system composed by low capability, open source and open hardware devices

The Internet of Things makes use of a huge disparity of technologies at very different levels that help one to the other to accomplish goals that were previously regarded as unthinkable in terms of ubiquity or scalability. If the Internet of Things is expected to interconnect every day devices or appliances and enable communications between them, a broad range of new services, applications and products can be foreseen. For example, monitoring is a process where sensors have widespread use for measuring environmental parameters (temperature, light, chemical agents, etc.) but obtaining readings at the exact physical point they want to be obtained from, or about the exact wanted parameter can be a clumsy, time-consuming task that is not easily adaptable to new requirements. In order to tackle this challenge, a proposal on a system used to monitor any conceivable environment, which additionally is able to monitor the status of its own components and heal some of the most usual issues of a Wireless Sensor Network, is presented here in detail, covering all the layers that give it shape in terms of devices, communications or services.

Supervisión multidistribuida para el control de procesos de conservación de productos agroalimentarios: optimización de calidad del producto

La presente Tesis está orientada al análisis de la supervisión multidistribuida de tres procesos agroalimentarios: el secado solar, el transporte refrigerado y la fermentación de café, a través de la información obtenida de diferentes dispositivos de adquisición de datos, que incorporan sensores, así como el desarrollo de metodologías de análisis de series temporales, modelos y herramientas de control de procesos para la ayuda a la toma de decisiones en las operaciones de estos entornos. En esta tesis se han utilizado: tarjetas RFID (TemTrip®) con sistema de comunicación por radiofrecuencia y sensor de temperatura; el registrador (i-Button®), con sensor integrado de temperatura y humedad relativa y un tercer prototipo empresarial, módulo de comunicación inalámbrico Nlaza, que integra un sensor de temperatura y humedad relativa Sensirion®. Estos dispositivos se han empleado en la conformación de redes multidistribuidas de sensores para la supervisión de: A) Transportes de producto hortofrutícola realizados en condiciones comerciales reales, que son: dos transportes terrestre de producto de IV gama desde Murcia a Madrid; transporte multimodal (barco-barco) de limones desde Montevideo (Uruguay) a Cartagena (España) y transporte multimodal (barco-camión) desde Montevideo (Uruguay) a Verona (Italia). B) dos fermentaciones de café realizadas en Popayán (Colombia) en un beneficiadero. Estas redes han permitido registrar la dinámica espacio-temporal de temperaturas y humedad relativa de los procesos estudiados. En estos procesos de transporte refrigerado y fermentación la aplicación de herramientas de visualización de datos y análisis de conglomerados, han permitido identificar grupos de sensores que presentan patrones análogos de sus series temporales, caracterizando así zonas con dinámicas similares y significativamente diferentes del resto y permitiendo definir redes de sensores de menor densidad cubriendo las diferentes zonas identificadas. Las metodologías de análisis complejo de las series espacio-temporales (modelos psicrométricos, espacio de fases bidimensional e interpolaciones espaciales) permitieron la cuantificación de la variabilidad del proceso supervisado tanto desde el punto de vista dinámico como espacial así como la identificación de eventos. Constituyendo así herramientas adicionales de ayuda a la toma de decisiones en el control de los procesos. Siendo especialmente novedosa la aplicación de la representación bidimensional de los espacios de fases en el estudio de las series espacio-temporales de variables ambientales en aplicaciones agroalimentarias, aproximación que no se había realizado hasta el momento. En esta tesis también se ha querido mostrar el potencial de un sistema de control basado en el conocimiento experto como es el sistema de lógica difusa. Se han desarrollado en primer lugar, los modelos de estimación del contenido en humedad y las reglas semánticas que dirigen el proceso de control, el mejor modelo se ha seleccionado mediante un ensayo de secado realizado sobre bolas de hidrogel como modelo alimentario y finalmente el modelo se ha validado mediante un ensayo en el que se deshidrataban láminas de zanahoria. Los resultados sugirieron que el sistema de control desarrollado, es capaz de hacer frente a dificultades como las variaciones de temperatura día y noche, consiguiendo un producto con buenas características de calidad comparables a las conseguidas sin aplicar ningún control sobre la operación y disminuyendo así el consumo energético en un 98% con respecto al mismo proceso sin control. La instrumentación y las metodologías de análisis de datos implementadas en esta Tesis se han mostrado suficientemente versátiles y transversales para ser aplicadas a diversos procesos agroalimentarios en los que la temperatura y la humedad relativa sean criterios de control en dichos procesos, teniendo una aplicabilidad directa en el sector industrial ABSTRACT This thesis is focused on the analysis of multi-distributed supervision of three agri-food processes: solar drying, refrigerated transport and coffee fermentation, through the information obtained from different data acquisition devices with incorporated sensors, as well as the development of methodologies for analyzing temporary series, models and tools to control processes in order to help in the decision making in the operations within these environments. For this thesis the following has been used: RFID tags (TemTrip®) with a Radiofrequency ID communication system and a temperature sensor; the recorder (i-Button®), with an integrated temperature and relative humidity and a third corporate prototype, a wireless communication module Nlaza, which has an integrated temperature and relative humidity sensor, Sensirion®. These devices have been used in creating three multi-distributed networks of sensors for monitoring: A) Transport of fruits and vegetables made in real commercial conditions, which are: two land trips of IV range products from Murcia to Madrid; multimodal transport (ship - ship) of lemons from Montevideo (Uruguay) to Cartagena (Spain) and multimodal transport (ship - truck) from Montevideo (Uruguay) to Verona (Italy). B) Two coffee fermentations made in Popayan (Colombia) in a coffee processing plant. These networks have allowed recording the time space dynamics of temperatures and relative humidity of the processed under study. Within these refrigerated transport and fermentation processes, the application of data display and cluster analysis tools have allowed identifying sensor groups showing analogical patterns of their temporary series; thus, featuring areas with similar and significantly different dynamics from the others and enabling the definition of lower density sensor networks covering the different identified areas. The complex analysis methodologies of the time space series (psychrometric models, bi-dimensional phase space and spatial interpolation) allowed quantifying the process variability of the supervised process both from the dynamic and spatial points of view; as well as the identification of events. Thus, building additional tools to aid decision-making on process control brought the innovative application of the bi-dimensional representation of phase spaces in the study of time-space series of environmental variables in agri-food applications, an approach that had not been taken before. This thesis also wanted to show the potential of a control system based on specialized knowledge such as the fuzzy logic system. Firstly, moisture content estimation models and semantic rules directing the control process have been developed, the best model has been selected by an drying assay performed on hydrogel beads as food model; and finally the model has been validated through an assay in which carrot sheets were dehydrated. The results suggested that the control system developed is able to cope with difficulties such as changes in temperature daytime and nighttime, getting a product with good quality features comparable to those features achieved without applying any control over the operation and thus decreasing consumption energy by 98% compared to the same uncontrolled process. Instrumentation and data analysis methodologies implemented in this thesis have proved sufficiently versatile and cross-cutting to apply to several agri-food processes in which the temperature and relative humidity are the control criteria in those processes, having a direct effect on the industry sector.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.

Gestión dinámica de redes de sensores y actuadores

Este proyecto fin de carrera tiene como finalidad el diseño y la implementación de un sistema de monitorización y gestión dinámica de redes de sensores y actuadores inalámbricos (Wireless Sensor and Actuator Networks – WSAN) en base a la información de configuración almacenada en una base de datos sobre la cual un motor de detección vigila posibles cambios. Este motor informará de los cambios a la herramienta de gestión y monitorización de la WSAN para que sean llevados a cabo en la red desplegada. Este trabajo se enmarca en otro más amplio cuya finalidad es la demostración de la posibilidad de reconfigurar dinámicamente una WSAN utilizando los mecanismos propios de las Líneas de Productos Software Dinámicos (DSPL, por sus siglas en inglés). Se ha diseñado e implementado el software que proporciona los métodos necesarios para la comunicación y actuación sobre la red de sensores y actuadores inalámbricos, además de permitir el control de cada uno de los dispositivos pertenecientes a dicha red y que los dispositivos se incorporen a dicha red de manera autónoma. El desarrollo y pruebas de este proyecto fin de carrera se ha realizado utilizando una máquina virtual sobre la que se ha configurado convenientemente una plataforma que incluye un emulador de red de sensores y actuadores de tecnología SunSpot (Solarium) y todas las herramientas de desarrollo y ejecución necesarias (entre ellas, SunSpot SDK 6.0 y NetBeans). Esta máquina virtual ejecuta un sistema operativo Unix (Ubuntu Server 12.4) y facilita el rápido despliegue de las herramientas implementadas así como la integración de las mismas en desarrollos más amplios. En esta memoria se describe todo el proceso de diseño e implementación del software desarrollado, las conclusiones obtenidas de su ejecución y una guía de usuario para su despliegue y manejo. ABSTRACT. The aim of this project is the design and implementation of a system to monitor and dynamically manage a wireless sensor and actuator network (WSAN) in consistence with the configuration information stored in a database whose changes are monitored by a so-called monitoring engine. This engine informs the management and monitoring tool about the changes, in order for these to be carried out on the deployed network. This project is a part of a broader one aimed at demonstrating the ability to dynamically reconfigure a WSAN using the mechanisms of the Dynamic Software Product Lines (DSPL). A software has been designed and implemented which provides the methods to communicate with and actuate on the WSAN. It also allows to control each of the devices, as well as their autonomous incorporation to the network. Development and testing of this project was done using a virtual machine that has a conveniently configured platform which includes a SunSpot technology WSAN emulator (Solarium) as well as all the necessary development and implementation tools (including SunSpot 6.0 SDK and NetBeans). This virtual machine runs a Unix (Ubuntu Server 12.4) operating system and makes it easy to rapidly deploy the implemented tools and to integrate them into broader developments. This document explains the whole process of designing and implementing the software, the conclusions of execution and a user's manual.

A Survey on Underwater Acoustic Sensor Network Routing Protocols

Underwater acoustic sensor networks (UASNs) have become more and more important in ocean exploration applications, such as ocean monitoring, pollution detection, ocean resource management, underwater device maintenance, etc. In underwater acoustic sensor networks, since the routing protocol guarantees reliable and effective data transmission from the source node to the destination node, routing protocol design is an attractive topic for researchers. There are many routing algorithms have been proposed in recent years. To present the current state of development of UASN routing protocols, we review herein the UASN routing protocol designs reported in recent years. In this paper, all the routing protocols have been classified into different groups according to their characteristics and routing algorithms, such as the non-cross-layer design routing protocol, the traditional cross-layer design routing protocol, and the intelligent algorithm based routing protocol. This is also the first paper that introduces intelligent algorithm-based UASN routing protocols. In addition, in this paper, we investigate the development trends of UASN routing protocols, which can provide researchers with clear and direct insights for further research.

Diseño y validación de políticas de transmisión de datos en redes inalámbricas de sensores de bajo consumo

El envejecimiento de la poblaci on, el sobrepeso, y el aumento de enfermedades cr onicas, tales como: afecciones cardiacas, diabetes e hipertensi on, plantean nuevos retos al sistema de salud p ublica. En este contexto, las redes de sensores inal ambricas corporales (Wireless Body Area Networks (WBAN)/Wireless Body Sensor Networks (WBSN)) tienen gran potencial para revolucionar el sistema de salud ya que facilitan el seguimiento, la monitorizaci on y el diagn ostico de pacientes en casa, mejorando as su calidad de vida y reduciendo los costes asociados la asistencia sanitaria. Las redes WBAN/WBSN est an constituidas por nodos sensores que miden diferentes variables siol ogicas y cin eticas y disponen de interfaces inal ambricas de bajo coste para transmitir en tiempo real la informaci on a dispositivos en otros niveles de la red. En este tipo de redes, la transmisi on inal ambrica de datos es probablemente la tarea que presenta mayor consumo de energ a, por lo que dicho consumo debe ser reducido para maximizar su vida util. Adicionalmente, en escenarios WBAN/WBSN, el cuerpo humano juega un papel muy importante en la calidad de la comunicaci on. El cuerpo act ua como un canal de comunicaci on para la propagaci on de ondas electromagn eticas, por lo que el comportamiento de este tipo de canal representa un conjunto unico de desaf os para la transferencia able de datos...

Privacy in the Smart City: Implications of Sensor Network Design, Law, and Policy for Locational Privacy

Thesis (Master's)--University of Washington, 2016-06

How the web of things challenges requirements engineering

As a subset of the Internet of Things (IoT), the Web of Things (WoT) shares many characteristics with wireless sensor and actuator networks (WSANs) and ubiquitous computing systems (Ubicomp). Yet to a far greater degree than the IoT, WSANs or Ubicomp, the WoT will integrate physical and information objects, necessitating a means to model and reason about a range of context types that have hitherto received little or no attention from the RE community. RE practice is only now developing the means to support WSANs and Ubicomp system development, including faltering first steps in the representation of context. We argue that these techniques will need to be developed further, with a particular focus on rich context types, if RE is to support WoT application development. © 2012 Springer-Verlag.

Investigation of uncoordinated coexisting IEEE 802.15.4 networks with sleep mode for machine-to-machine communications

The low-energy consumption of IEEE 802.15.4 networks makes it a strong candidate for machine-to-machine (M2M) communications. As multiple M2M applications with 802.15.4 networks may be deployed closely and independently in residential or enterprise areas, supporting reliable and timely M2M communications can be a big challenge especially when potential hidden terminals appear. In this paper, we investigate two scenarios of 802.15.4 network-based M2M communication. An analytic model is proposed to understand the performance of uncoordinated coexisting 802.15.4 networks. Sleep mode operations of the networks are taken into account. Simulations verified the analytic model. It is observed that reducing sleep time and overlap ratio can increase the performance of M2M communications. When the networks are uncoordinated, reducing the overlap ratio can effectively improve the network performance. © 2012 Chao Ma et al.

Adaptive message rate control of infrastructured DSRC vehicle networks for coexisting road safety and non-safety applications

Intelligent transport system (ITS) has large potentials on road safety applications as well as nonsafety applications. One of the big challenges for ITS is on the reliable and cost-effective vehicle communications due to the large quantity of vehicles, high mobility, and bursty traffic from the safety and non-safety applications. In this paper, we investigate the use of dedicated short-range communications (DSRC) for coexisting safety and non-safety applications over infrastructured vehicle networks. The main objective of this work is to improve the scalability of communications for vehicles networks, ensure QoS for safety applications, and leave as much as possible bandwidth for non-safety applications. A two-level adaptive control scheme is proposed to find appropriate message rate and control channel interval for safety applications. Simulation results demonstrated that this adaptive method outperforms the fixed control method under varying number of vehicles. © 2012 Wenyang Guan et al.

A cost based complete partitioning congestion control strategy for multiservice OFDMA networks

In this paper, a congestion control mechanism is presented for multiservice wireless OFDMA networks. The revenue rate and the user SNR's are used to partition the bandwidth in accordance with a complete partitioning structure. Moreover, through the use of our scheme the QoS of any ongoing connections can be satisfied. Results show that the revenue rate plays an important role in prioritizing the different services. © 2013 Springer Science+Business Media New York.

Design and evaluation of a framework for cooperative and adaptive QoS control of DSRC network for road safety applications

Dedicated short-range communications (DSRC) are a promising vehicle communication technique for collaborative road safety applications (CSA). However, road safety applications require highly reliable and timely wireless communications, which present big challenges to DSRC based vehicle networks on effective and robust quality of services (QoS) provisioning due to the random channel access method applied in the DSRC technique. In this paper we examine the QoS control problem for CSA in the DSRC based vehicle networks and presented an overview of the research work towards the QoS control problem. After an analysis of the system application requirements and the DSRC vehicle network features, we propose a framework for cooperative and adaptive QoS control, which is believed to be a key for the success of DSRC on supporting effective collaborative road safety applications. A core design in the proposed QoS control framework is that network feedback and cross-layer design are employed to collaboratively achieve targeted QoS. A design example of cooperative and adaptive rate control scheme is implemented and evaluated, with objective of illustrating the key ideas in the framework. Simulation results demonstrate the effectiveness of proposed rate control schemes in providing highly available and reliable channel for emergency safety messages. © 2013 Wenyang Guan et al.

Socio-economic vision graph generation and handover in distributed smart camera networks

In this article we present an approach to object tracking handover in a network of smart cameras, based on self-interested autonomous agents, which exchange responsibility for tracking objects in a market mechanism, in order to maximise their own utility. A novel ant-colony inspired mechanism is used to learn the vision graph, that is, the camera neighbourhood relations, during runtime, which may then be used to optimise communication between cameras. The key benefits of our completely decentralised approach are on the one hand generating the vision graph online, enabling efficient deployment in unknown scenarios and camera network topologies, and on the other hand relying only on local information, increasing the robustness of the system. Since our market-based approach does not rely on a priori topology information, the need for any multicamera calibration can be avoided. We have evaluated our approach both in a simulation study and in network of real distributed smart cameras.

Quality of Service System Approximation in IP Networks

This paper is sponsored by the Ministry of Education and Research of the Republic of Bulgaria in the framework of project No 105 “Multimedia Packet Switching Networks Planning with Quality of Service and Traffic Management”.