Máquinas de aprendizaje extremo para aplicaciones en ingeniería: implementaciones de alta velocidad sobre FPGAs

Los principales objetivos del presente trabajo son el estudio de las redes neuronales artificiales, los dispositivos reconfigurables de alta velocidad, como son las FPGAs, y su aplicación a un ejemplo concreto: el reconocimiento en tiempo real de diferentes tipos de suelo en imágenes de satélite. Con este fin se propone el diseño de una red neuronal y su implementación en un dispositivo de lógica programable usando el lenguaje de descripción del hardware VHDL (Very High Description Language). Otro de los objetivos del trabajo es conocer los entornos de desarrollo que los fabricantes de dispositivos de lógica programable ponen a disposición de los diseñadores y manejar herramientas de software matemático como Matlab.

Arquitetura de uma rede de interconexão com memória compartilhada baseada na topologia crossbar

Multi-Processor System-on-Chip (MPSoC) possui vários processadores, em um único chip. Várias aplicações podem ser executadas de maneira paralela ou uma aplicação paralelizável pode ser particionada e alocada em cada processador, a fim de acelerar a sua execução. Um problema em MPSoCs é a comunicação entre os processadores, necessária para a execução destas aplicações. Neste trabalho, propomos uma arquitetura de rede de interconexão baseada na topologia crossbar, com memória compartilhada. Esta arquitetura é parametrizável, possuindo N processadores e N módulos de memórias. A troca de informação entre os processadores é feita via memória compartilhada. Neste tipo de implementação cada processador executa a sua aplicação em seu próprio módulo de memória. Através da rede, todos os processadores têm completo acesso a seus módulos de memória simultaneamente, permitindo que cada aplicação seja executada concorrentemente. Além disso, um processador pode acessar outros módulos de memória, sempre que necessite obter dados gerados por outro processador. A arquitetura proposta é modelada em VHDL e seu desempenho é analisado através da execução paralela de uma aplicação, em comparação à sua respectiva execução sequencial. A aplicação escolhida consiste na otimização de funções objetivo através do método de Otimização por Enxame de Partículas (Particle Swarm Optimization - PSO). Neste método, um enxame de partículas é distribuído igualmente entre os processadores da rede e, ao final de cada interação, um processador acessa o módulo de memória de outro processador, a fim de obter a melhor posição encontrada pelo enxame alocado neste. A comunicação entre processadores é baseada em três estratégias: anel, vizinhança e broadcast. Essa aplicação foi escolhida por ser computacionalmente intensiva e, dessa forma, uma forte candidata a paralelização.

Hardware Reconfigurável para Controladores Nebulosos.

Controle de processos é uma das muitas aplicações que aproveitam as vantagens do uso da teoria de conjuntos nebulosos. Nesse tipo de aplicação, o controlador é, geralmente, embutido no dispositivo controlado. Esta dissertação propõe uma arquitetura reconfigurável eficiente para controladores nebulosos embutidos. A arquitetura é parametrizável, de tal forma, que permite a configuração do controlador para que este possa ser usado na implementação de qualquer aplicação ou modelo nebuloso. Os parâmetros de configuração são: o número de variáveis de entrada (N); o número de variáveis de saída (M); o número de termos linguísticos (Q); e o número total de regras (P). A arquitetura proposta proporciona também a configuração das características que definem as regras e as funções de pertinência de cada variável de entrada e saída, permitindo a escalabilidade do projeto. A composição das premissas e consequentes das regras são configuráveis, de acordo com o controlador nebuloso objetivado. A arquitetura suporta funções de pertinência triangulares, mas pode ser estendida para aceitar outras formas, do tipo trapezoidal, sem grandes modificações. As características das funções de pertinência de cada termo linguístico, podem ser ajustadas de acordo com a definição do controlador nebuloso, permitindo o uso de triângulos. Virtualmente, não há limites máximos do número de regras ou de termos linguísticos empregados no modelo, bem como no número de variáveis de entrada e de saída. A macro-arquitetura do controlador proposto é composta por N blocos de fuzzificação, 1 bloco de inferência, M blocos de defuzzificação e N blocos referentes às características das funções de pertinência. Este último opera apenas durante a configuração do controlador. A função dos blocos de fuzzificação das variáveis de entrada é executada em paralelo, assim como, os cálculos realizados pelos blocos de defuzzificação das variáveis de saída. A paralelização das unidades de fuzzificação e defuzzificação permite acelerar o processo de obtenção da resposta final do controlador. Foram realizadas várias simulações para verificar o correto funcionamento do controlador, especificado em VHDL. Em um segundo momento, para avaliar o desempenho da arquitetura, o controlador foi sintetizado em FPGA e testado em seis aplicações para verificar sua reconfigurabilidade e escalabilidade. Os resultados obtidos foram comparados com os do MATLAB em cada aplicação implementada, para comprovar precisão do controlador.

Hardware reconfigurável para geração de música harmonizada utilizando autômatos celulares.

Desde os primórdios da humanidade, a descoberta do método de processamento cerebral do som, e consequentemente da música, fazem parte do imaginário humano. Portanto, as pesquisas relacionadas a este processo constituem um dos mais vastos campos de estudos das áreas de ciências. Dentre as inúmeras tentativas para compreensão do processamento biológico do som, o ser humano inventou o processo automático de composição musical, com o intuito de aferir a possibilidade da realização de composições musicais de qualidade sem a imposição sentimental, ou seja, apenas com a utilização das definições e estruturas de música existentes. Este procedimento automático de composição musical, também denominado música aleatória ou música do acaso, tem sido vastamente explorado ao longo dos séculos, já tendo sido utilizado por alguns dos grandes nomes do cenário musical, como por exemplo, Mozart. Os avanços nas áreas de engenharia e computação permitiram a evolução dos métodos utilizados para composição de música aleatória, tornando a aplicação de autômatos celulares uma alternativa viável para determinação da sequência de execução de notas musicais e outros itens utilizados durante a composição deste tipo de música. Esta dissertação propõe uma arquitetura para geração de música harmonizada a partir de intervalos melódicos determinados por autômatos celulares, implementada em hardware reconfigurável do tipo FPGA. A arquitetura proposta possui quatro tipos de autômatos celulares, desenvolvidos através dos modelos de vizinhança unidimensional de Wolfram, vizinhança bidimensional de Neumann, vizinhança bidimensional Moore e vizinhança tridimensional de Neumann, que podem ser combinados de 16 formas diferentes para geração de melodias. Os resultados do processamento realizado pela arquitetura proposta são melodias no formato .mid, compostas através da utilização de dois autômatos celulares, um para escolha das notas e outro para escolha dos instrumentos a serem emulados, de acordo com o protocolo MIDI. Para tal esta arquitetura é formada por três unidades principais, a unidade divisor de frequência, que é responsável pelo sincronismo das tarefas executadas pela arquitetura, a unidade de conjunto de autômatos celulares, que é responsável pelo controle e habilitação dos autômatos celulares, e a unidade máquina MIDI, que é responsável por organizar os resultados de cada iteração corrente dos autômatos celulares e convertê-los conforme a estrutura do protocolo MIDI, gerando-se assim o produto musical. A arquitetura proposta é parametrizável, de modo que a configuração dos dados que influenciam no produto musical gerado, como por exemplo, a definição dos conjuntos de regras para os autômatos celulares habilitados, fica a cargo do usuário, não havendo então limites para as combinações possíveis a serem realizadas na arquitetura. Para validação da funcionalidade e aplicabilidade da arquitetura proposta, alguns dos resultados obtidos foram apresentados e detalhados através do uso de técnicas de obtenção de informação musical.

A MIMO-OFDM testbed for wireless local area networks

We describe the design steps and final implementation of a MIMO OFDM prototype platform developed to enhance the performance of wireless LAN standards such as HiperLAN/2 and 802.11, using multiple transmit and multiple receive antennas. We first describe the channel measurement campaign used to characterize the indoor operational propagation environment, and analyze the influence of the channel on code design through a ray-tracing channel simulator. We also comment on some antenna and RF issues which are of importance for the final realization of the testbed. Multiple coding, decoding, and channel estimation strategies are discussed and their respective performance-complexity trade-offs are evaluated over the realistic channel obtained from the propagation studies. Finally,we present the design methodology, including cross-validation of the Matlab, C++, and VHDL components, and the final demonstrator architecture. We highlight the increased measured performance of the MIMO testbed over the single-antenna system. £.

同步加速器磁场控制状态矩阵的优化乘法器设计

同步加速器的磁场控制系统系高精度的实时控制系统。随着CSR工程的进一步改造要求,以及数字化处理技术的不断发展,对浮点乘法的运算速度以及相应占用资源也提出更高要求。本文通过VHDL语言和BOOTH算法实现的优化乘法器,采用了结合3-2压缩器和4-2压缩器的树型结构,并以CycloneIII芯片EP3C25F256为硬件环境,进行了功能和时序仿真,与其他设计的仿真结果比较,验证了该浮点乘法器的正确和高速特性。

基于ACEX1K30的HIRFL-CSRe高精度线性插值异步FIFO

本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Altera公司的现场可编程逻辑器件ACEX1K30上实现。FIFO实现机制完全自行设计,解决了传统异步FIFO由于读写时钟异步造成的空/满标志难以准确给出及数据输出时间不能精确保证的难题,满足了HIRFL-CSRe对于输出数据不间断(每微秒一个)的要求,并由于在FPGA内实现了一次线性插值,从而把从DSP中接收到的已插值数据量增加了一倍,在宏观上降低了DSP的数据运算量。模块经现场工作证实FIFO数据输出时间误差控制在40ns内,达到设计要求。

基于USB接口和CPLD技术的CAMAC机箱控制器

介绍了基于U SB接口技术和CPLD技术的智能型的CAM AC机箱控制器的设计,该控制器设计简单,开发周期短,运行高效可靠,支持短周期。

基于以太网和USB技术的CAMAC机箱控制器

介绍了基于以太网技术和USB接口技术的智能型的CAMAC机箱控制器的设计,该控制器支持网络接口和USB接口,能够方便快捷的构成高速数据获取系统,运行高效可靠,且支持CAMAC短周期。

用CPLD实现DSP与背板VME总线之间的连接

介绍了采用CPLD实现DSP芯片TMS320C6713和背板VME总线之间高速数据传输的系统设计方法。设计中采用VHDL语言对CPLD进行编程。同时由于CPLD的现场可编程特性,增强了整个系统的灵活性。

SDRAM控制器的设计及其应用

介绍了SDRAM存储器的工作原理及控制特点,描述了SDRAM控制器软核的设计方法,阐述了基于VHDL语言的状态机实现SDRAM控制器的关键技术,并给出了该控制器在HIRFL-CSR数据获取控制系统中的应用。

新型多道高精度的时间一电压转换电路系统的设计

现在的粒子物理和核物理实验中,大规模探测器得到广泛应用,对后继的电子学系统主要要求能量分辨率好,时间响应快,屏蔽特性好,性能稳定,易于控制,高集成度,高密度等。为了满足这些要求,我们采用经过改进的经典的模拟电路与数字控制电路相结合的方式,将重点讨论系统的控制系统的设计与实现。

Kicker电源数字延迟线及低压监测系统设计

踢轨磁铁（Kicker）电源系统是HIRFL-CSR注入引出系统中实现快引出的一个关键元件，主要功能是为踢轨磁铁提供快脉冲励磁电流以产生所需要的快脉冲磁场。Kicker电源提供的是高电压大电流的快脉冲，电流脉冲上升沿和下降沿为150ns,脉冲宽度为650ns,其脉冲峰值电流为2700A，工作周期为10s-17s。因此及时监控Kicker电源闸流管的工作状况以及电流脉冲波形特性至关重要。本文针对踢轨磁铁（Kicker）电源的需要，进行了Kicker电源监测系统的设计，主要针对闸流管误漏导通检测、电流脉冲宽度过宽过窄检测、脉冲宽度测量及脉冲计数等功能提出了电路的工作原理，并设计了具体电路。系统输入端采用光纤接口，而输出端采用了PLC数字I/O接口。由于采用PLC接收监测电路板的信号来完成对Kicker电源的监控报警，基于此编写了相关PLC程序，并调试通过。该监测系统电路板已调试完成，可以很好地完成对Kicker电源系统较为全面的状态监测，方便地对Kicker电源系统状态进行监控。另外，为了解决Kicker电源系统脉冲同步的问题，以满足兰州重离子加速器冷却储存环（HIRFL-CSR）环踢轨磁铁（Kicker）电源对电流脉冲进行适当延迟的要求，还分别设计了ECL高速可程控数字延迟线电路系统和基于CPLD的数字延迟线系统，分析介绍了数字延迟线系统结构、工作原理及PCB版图设计等。ECL高速可程控数字延迟线电路已初步调试通过，而基于CPLD的数字延迟线系统已完成了程序编程及仿真工作，它克服了ECL数字延迟线不能实现零延迟的缺点，且可以通过修改VHDL程序来设置出更多位的可编程数字延迟线，方便灵活

CSR真空控制系统的研究

本论文主要解决CSR真空系统的控制实现与连锁保护问题。 HIRFL-CSR（Heavy Ion Research Facility at LanZhou-Cooling Storage Ring兰州重离子冷却储存环）是国家重大科学工程。为了保证CSR正常运行，超高真空系统的平均真空度必须达到6×10-9Pa，超高的真空度来之不易，CSR上任何一处真空设备发生故障，就会破坏真空度，所以CSR必须具有响应速度快、安全可靠，稳定性好的真空控制与连锁保护系统。 HIRFL-CSR真空设备有离子泵电源、分子泵、钛升华泵、阀门、真空计等。分子泵只在粗抽时使用，钛升华泵为间歇升华，因此不需要监控。需要显示和控制的设备为离子泵电源、真空计和真空阀门。通过对CSR上每个真空计的真空度数据的监测和真空阀门状态的采集，一旦真空度降低到一定阈值，立即关闭相应位置阀门（保护真空）,并给出故障报警，从而实现真空系统的连锁保护。 真空控制系统以嵌入式处理器ARM、复杂可编程逻辑器件CPLD和微控制器MSP430为核心，实现了远程数据采集、数据显示和自动控制等功能。本系统可以进行现场监控与调试，也可以通过集成的100Mbps以太网接口电路进行远程监测与控制，CSR上各处真空度和真空阀门状态自动传送到中央控制中心，中控中心也可以发送命令查询当前真空设备状态和各种读数。 本文主要介绍了基于ARM、CPLD和MSP430的嵌入式真空控制系统的设计与实现。内容主要包括(1)系统各部分硬件电路设计与真空控制功能实现 ，硬件系统调试 。(2)嵌入式uClinux操作系统构建和在其上进行的应用程序，设备驱动程序，串行通信程序的开发。（3）CPLD的VHDL程序和MSP430的C430程序设计。 本文目的是解决CSR真空控制系统问题，但对于许多远程数据采集与控制等问题的解决有重要参考价值