Beam-steering array optics with the SMS method

In this work, a new design concept of SMS moving optics is developed, in which the movement is no longer lateral but follows a curved trajectory calculated in the design process. Curved tracking trajectory helps to broaden the incident angle?s range significantly. We have chosen an afocal-type structure which aim to direct the parallel rays of large incident angles to parallel output rays. The RMS of the divergence angle of the output rays remains below 1 degree for an incident angular range of ±450. Potential applications of this beam-steering device are: skylights to provide steerable natural illumination, building integrated CPV systems, and steerable LED illumination.

Novel Gravity Distortion Evaluation on Large Antenna Array for Deep Space Communication

This paper presents a simple gravity evaluation model for large reflector antennas and the experimental example for a case study of one uplink array of 4x35-m antennas at X and Ka band. This model can be used to evaluate the gain reduction as a function of the maximum gravity distortion, and also to specify this at system designer level. The case study consists of one array of 35-m antennas for deep space missions. Main issues due to the gravity effect have been explored with Monte Carlo based simulation analysis.

El ejercicio físico regular disminuye los niveles de depresión durante el embarazo. Ensayo clínico aleatorizado

El ejercicio físico regular disminuye los niveles de depresión durante el embarazo. Ensayo clínico aleatorizado

Calibration process on the study of new antenna array architectures for space communications

This paper introduces novel calibration processes applied to antenna arrays with new architectures and technologies designed to improve the performance of traditional earth stations for satellite communications due to the increasing requirement of data capacity during last decades. Besides, the Radiation Group from the Technical University of Madrid has been working on the development of new antenna arrays based on novel architecture and technologies along many projects as a solution for the ground segment in the early future. Nowadays, the calibration process is an interesting and cutting edge research field in a period of expansion with a lot of work to do for calibration in transmission and also for reception of these novel antennas under development.

Integrated phased array transducer for on-board structural health monitoring

Permanently bonded onto a structure, an integrated Phased Array (PhA II) transducer that can provide reliable electromechanical connection with corresponding sophisticated miniaturized ?all in one? SHM electronic device installed directly above it, without need for any interface cabling, during all aerospace structure lifecycle phases and for a huge variety of real harsh service environments of structures to be monitored is presented. This integrated PhA II transducer [1], as a key component of the PAMELA SHM? (Phased Array Monitoring for Enhanced Life Assessment) system, has two principal tasks at the same time, reliably transceive elastic waves in real aerospace service environments and serves as a reliable sole carrier or support for associated integrated on-board SHM electronic device attached above. The PhA II transducer successfully accomplished both required task throughout extensive test campaigns which included low to high temperature tests, temperature cycling, mechanical loading, combined thermo- mechanical loading and vibration resistance, etc. both with and without SHM device attached above due to RTCA DO-160F.

Fast magnetosonic wave excitation by an array of wires with time-modulated currents

The excitation of Fast Magnetosonic (FMS)waves by a cylindrical array of parallel tethers carrying timemodulated current is discussed. The tethers would fly vertical in the equatorial plane, which is perpendicular to the geomagnetic field when its tilt is ignored, and would be stabilized by the gravity gradient. The tether array would radiate a single FMS wave. In the time-dependent background made of geomagnetic field plus radiated wave, plasma FMS perturbations are excited in the array vicinity through a parametric instability. The growth rate is estimated by truncating the evolution equation for FMS perturbations to the two azimuthal modes of lowest order. Design parameters such as tether length and number, required power and mass are discussed for Low Earth Orbit conditions. The array-attached wave structure would have the radiated wave controlled by the intensity and modulation frequency of the currents, making an active experiment on non-linear low frequency waves possible in real space plasma conditions.

Aspects of a phased array radar feed and bias network design

Radar technologies have been developed to improve the efficiency when detecting targets. Radar is a system composed by several devices connected and working together. Depending on the type of radar, the improvements are focused on different functionalities of the radar. One of the most important devices composing a radar is the antenna, that sends the radio-frequency signal to the space in order to detect targets. This project is focused on a specific type of radar called phased array radar. This type of radar is characterized by its antenna, which consist on a linear array of radiating elements, in this particular case, eight dipoles working at the frequency band S. The main advantage introduced by the phased array antenna is that using the fundamentals of arrays, the directivity of the antenna can change by shifting the phase of the signal at the input of each radiating element. This can be done using phase shifters. Phase shifter consists on a device which produces a phase shift in the radio-frequency input signal depending on a control DC voltage. Using a phased array antenna allows changing the directivity of the antenna without a mechanical rotating system. The objective of this project is to design the feed network and the bias network of the phased antenna. The feed network consists on a parallel-fed network composed by power dividers that sends the radio-frequency signal from the source to each radiating element of the antenna. The bias network consists on a system that generates the control DC voltages supplied to the phase shifters in order to change the directivity. The architecture of the bias network is composed by a software, implemented in Matlab and run in a laptop which is connected to a micro-controller by a serial communication port. The software calculates the control DC voltages needed to obtain a determined directivity or scan angle. These values are sent by the serial communication port to the micro-controller as data. Then the micro-controller generates the desired control DC voltages and supplies them to the phase shifters. In this project two solutions for bias network are designed. Each one is tested and final conclusions are obtained to determine the advantages and disadvantages. Finally a graphic user interface is developed in order to make the system easy to use. RESUMEN. Las tecnologías empleadas por lo dispositivos radar se han ido desarrollando para mejorar su eficiencia y usabilidad. Un radar es un sistema formado por varios subsistemas conectados entre sí. Por lo que dependiendo del tipo de radar las mejoras se centran en los subsistemas correspondientes. Uno de los elementos más importantes de un radar es la antena. Esta se emplea para enviar la señal de radiofrecuencia al espacio y así poder detectar los posibles obstáculos del entorno. Este proyecto se centra en un tipo específico de radar llamado phased array radar. Este tipo de radar se caracteriza por la antena que es un array de antenas, en concreto para este proyecto se trata de un array lineal de ocho dipolos en la banda de frequencia S. El uso de una antena de tipo phased array supone una ventaja importante. Empleando los fundamentos de radiación aplicado a array de antenas se obtiene que la directividad de la antena puede ser modificada. Esto se consigue aplicando distintos desfasajes a la señal de radiofrecuencia que alimenta a cada elemento del array. Para aplicar los desfasajes se emplea un desplazador de fase, este dispositivo aplica una diferencia de fase a su salida con respecto a la señal de entrada dependiendo de una tensión continua de control. Por tanto el empleo de una antena de tipo phased array supone una gran ventaja puesto que no se necesita un sistema de rotación para cambiar la directividad de la antena. El objetivo principal del proyecto consiste en el diseño de la red de alimentación y la red de polarización de la antena de tipo phased array. La red de alimentación consiste en un circuito pasivo que permite alimentar a cada elemento del array con la misma cantidad de señal. Dicha red estará formada por divisores de potencia pasivos y su configuración será en paralelo. Por otro lado la red de polarización consiste en el diseño de un sistema automático que permite cambiar la directividad de la antena. Este sistema consiste en un programa en Matlab que es ejecutado en un ordenador conectado a un micro-controlador mediante una comunicación serie. El funcionamiento se basa en calcular las tensiones continuas de control, que necesitan los desplazadores de fase, mediante un programa en Matlab y enviarlos como datos al micro-controlador. Dicho micro-controlador genera las tensiones de control deseadas y las proporciona a cada desplazador de fase, obteniendo así la directividad deseada. Debido al amplio abanico de posibilidades, se obtienen dos soluciones que son sometidas a pruebas. Se obtienen las ventajas y desventajas de cada una. Finalmente se implementa una interfaz gráfica de usuario con el objetivo de hacer dicho sistema manejable y entendible para cualquier usuario.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Contribución a los arrays de antenas activos en microondas = Contribution to active array antennas at microwave bands

Esta tesis que tiene por título "Contribución a los arrays de antenas activos en banda X", ha sido desarrollada por el estudiante de doctorado Gonzalo Expósito Domínguez, ingeniero de telecomunicación en el Grupo de Radiación del Departamento de Señales, Sistemas y Radiocomunicaciones de la ETSI de Telecomunicación de la Universidad Politécnica de Madrid bajo la dirección de los doctores Manuel Sierra Castañer y José Manuel Fernández González. Esta tesis contiene un profundo estudio del arte en materia de antenas activas en el campo de apuntamiento electrónico. Este estudio comprende desde los fundamentos de este tipo de antenas, problemas de operación y limitaciones hasta los sistemas actuales más avanzados. En ella se identifican las partes críticas en el diseño y posteriormente se llevan a la práctica con el diseño, simulación y construcción de un subarray de una antena integrada en el fuselaje de un avión para comunicaciones multimedia por satélite que funciona en banda X. El prototipo consta de una red de distribución multihaz de banda ancha y una antena planar. El objetivo de esta tesis es el de aplicar nuevas técnicas al diseño de antenas de apuntamiento electrónico. Es por eso que las contribuciones originales son la aplicación de barreras electromagnéticas entre elementos radiantes para reducir los acoplamientos mutuos en arrays de exploración electrónica y el diseño de redes desfasadoras sencillas en las que no son necesarios complejos desfasadores para antenas multihaz. Hasta la fecha, las barreras electromagnéticas, Electronic Band Gap (EBG), se construyen en sustratos de permitividad alta con el fin de aumentar el espacio disponible entre elementos radiantes y reducir el tamaño de estas estructuras. Sin embargo, la utilización de sustratos de alta permitividad aumenta la propagación por ondas de superficie y con ellas el acoplo mutuo. Utilizando sustratos multicapa y colocando la vía de las estructuras en su borde, en vez de en su centro, se consigue reducir el tamaño sin necesidad de usar sustratos de alta permitividad, reducir la eficiencia de radiación de la antena o aumentar la propagación por ondas de superficie. La última parte de la tesis se dedica a las redes conmutadoras y desfasadoras para antenas multihaz. El diseño de las redes de distribución para antenas son una parte crítica ya que se comportan como un atenuador a la entrada de la cadena receptora, modificando en gran medida la figura de ruido del sistema. Las pérdidas de un desfasador digital varían con el desfase introducido, por ese motivo es necesario caracterizar y calibrar los dispositivos correctamente. Los trabajos presentados en este manuscrito constan de un desfasador reflectivo con un conmutador doble serie paralelo para igualar las pérdidas de inserción en los dos estados y también un conmutador de una entrada y dos salidas cuyos puertos están adaptados en todo momento independientemente del camino del conmutador para evitar las reflexiones y fugas entre redes o elementos radiantes. El tomo finaliza con un resumen de las publicaciones en revistas científicas y ponencias en congresos, nacionales e internacionales, el marco de trabajo en el que se ha desarrollado, las colaboraciones que se han realizado y las líneas de investigación futuras. ABSTRACT This thesis was carried out in the Radiation Group of the Signals, Systems and Radiocomunications department of ETSI de Telecomunicación from Technical University of Madrid. Its title is "Contribution to active array antennas at X band" and it is developed by Gonzalo Expósito Domínguez, Electrical Engineer MsC. under the supervision of Prof. Dr. Manuel Sierra Castañer and Dr. José Manuel Fernández González. This thesis is focused on active antennas, specifically multibeam and electronic steering antenas. In the first part of the thesis a thorough description of the state of the art is presented. This study compiles the fundamentals of this antennas, operation problems and limits, up to the breakthrough applications. The critical design problems are described to use them eventually in the design, simulation and prototyping of an airborne steering array antenna for satellite communication at X band. The main objective of this thesis is to apply new techniques to the design of electronically steering antennas. Therefore the new original contributions are the application of Electromagnetic Band Gap materials (EBG) between radiating elements to reduce the mutual coupling when phase shift between elements exist and phase shifting networks where special characteristics are required. So far, the EBG structures have been constructed with high permitivity substrates in order to increase the available space between radiating elements and reduce the size of the structures. However, the surface wave propagation modes are enhanced and therefore the mutual coupling increases when high permitivity substrates are used. By using multilayered substrates and edge location via, the size is reduced meanwhile low permitivity substrates are used without reducing the radiation efficiency or enhancing the surface propagation modes. The last part of the thesis is focused on the phase shifting distribution networks for multibeam antennas. This is a critical part in the antenna design because the insertion loss in the distribution network behaves as an attenuator located in the first place in a receiver chain. The insertion loss will affect directly to the receiver noise figure and the insertion loss in a phase shifter vary with the phase shift. Therefore the devices must be well characterized and calibrated in order to obtain a properly operation. The work developed in this thesis are a reflective phase shifter with a series-shunt switch in order to make symmetrical the insertion loss for the two states and a complex Single Pole Double Through (SPDT) with matched ports in order to reduce the reflections and leakage between feeding networks and radiating elements. The end of this Ph D. dissertation concludes with a summary of the publications in national and international conferences and scientific journals, the collaborations carried out along the thesis and the future research lines.

Using array based techniques for noise source identification in cars

Una de las principales causas del ruido en nuestras ciudades es el tráfico rodado. El ruido generado por los vehículos no es sólo debido al motor, sino que existen diversas fuentes de ruido en los mismos, entre las que se puede destacar el ruido de rodadura. Para localizar las causas del ruido e identificar las principales fuentes del mismo se han utilizado en diversos estudios las técnicas de coherencia y las técnicas basadas en arrays. Sin embargo, en la bibliografía existente, no es habitual encontrar el uso de estas técnicas en el sector automovilístico. En esta tesis se parte de la premisa de la posibilidad de usar estas técnicas de medida en coches, para demostrar a la largo de la misma su factibilidad y su bondad para evaluar las fuentes de ruido en dos condiciones distintas: cuando el coche está parado y cuando está en movimiento. Como técnica de coherencia se elige la de Intensidad Selectiva, utilizándose la misma para evaluar la coherencia existente entre el ruido que llega a los oídos del conductor y la intensidad radiada por distintos puntos del motor. Para la localización de fuentes de ruido, las técnicas basadas en array son las que mejores resultados ofrecen. Statistically Optimized Near-field Acoustical Holography (SONAH) es la técnica elegida para la localización y caracterización de las fuentes de ruido en el motor a baja frecuencia. En cambio, Beamforming es la técnica seleccionada para el caso de media-alta frecuencia y para la evaluación de las fuentes de ruido cuando el coche se encuentra en movimiento. Las técnicas propuestas no sólo pueden utilizarse en medidas reales, sino que además proporcionan abundante información y frecen una gran versatilidad a la hora de caracterizar fuentes de ruido. ABSTRACT One of the most important noise causes in our cities is the traffic. The noise generated by the vehicles is not only due to the engine, but there are some other noise sources. Among them the tyre/road noise can be highlighted. Coherence and array based techniques have been used in some research to locate the noise causes and identify the main noise sources. Nevertheless, it is not usual in the literature to find the application of this kind of techniques in the car sector. This Thesis starts taking into account the possibility of using this kind of measurement techniques in cars, to demonstrate their feasability and their quality to evaluate the noise sources under two different conditions: when the car is stopped and when it is in movement. Selective Intensity was chosen as coherence technique, evaluating the coherence between the noise in the driver’s ears and the intensity radiated in different points of the engine. Array based techniques carry out the best results to noise source location. Statistically Optimized Near-field Acoustical Holography (SONAH) is the measurement technique chosen for noise source location and characterization in the engine at low frequency. On the other hand, Beamforming is the technique chosen in the case of medium-high frequency and to characterize the noise sources when the car is in movement. The proposed techniques not only can be used in actual measurements, but also provide a lot of information and are very versatile to noise source characterization.

Ortografia latina : fijamente ajustada al uso regular de los antiguos latinos i eruditos modernos

Sign. : * 8, A-F 8

On the design of a planar phased array radar antenna architecture for space debris situational awareness

The Space Situational Awareness (SSA) program from the European Space Agency (ESA) protects Europe's citizens and their satellite-based services by detecting space hazards. ESA Ground Systems (GS) division is currently designing a phased array radar composed of thousands of radiating elements for future stages of the SSA program [1]. The radar shall guarantee the detection of most of the Low Earth Orbit (LEO) space debris, providing a general map of space junk. While range accuracy is mainly dictated by the radar waveform, the detection and tracking of small objects in LEO regimes is highly dependent on the angular accuracy achieved by the smart phased array antenna, demonstrating the important of the performance of this architecture.

GEODA-SARAS: Multi-Phased array planar antenna for satellite communications

Nowadays, earth stations have as a common feature the use of large reflector antenna for downloading data from satellites. Large reflectors have impairments such as mechanical complexity, low flexibility and high cost. Thus, the feasibility of other antenna technologies must be evaluated, such as conformal adaptive antennas based on multiple planar active arrays. In the scenery under study, the capability to track several satellites simultaneously, higher flexibility, lower production and maintenance cost, modularity and a more efficient use of the spectrum; are the most important advantage to boost up active antenna arrays over large dishes.

Die IV. Junii. in festo S. Francisci Caracciolo Confessoris et Congregat. Cleric. Regular. Minor. Fundatoris : duplex

Tit. tomado del principio del texto

Horizontal to vertical spectral ratio measurements in Port-au-Prince (Haiti) area damaged by the 2010 Haiti earthquake

In order to evaluate ground shaking characteristics due to surface soil layers in the urban area of Port-au-Prince, short-period ambient noise observation has been performed approximately in a 500x500m grid. The HVSR method was applied to this set of 36 ambient noise measurement points to determine a distribution map of soil predominant periods. This map reveals a general increasing trend in the period values, from the Miocene conglomerates in the northern and southern parts of the town to the central and western zones formed of Pleistocene and Holocene alluvial deposits respectively, where the shallow geological materials that cover the basement increase in thickness. Shorter predominant periods (less than 0.3 s) were found in mountainous and neighbouring zones, where the thickness of sediments is smaller whereas longer periods (greater than 0.5 s) appear in Holocene alluvial fans, where the thickness of sediments is larger. The shallow shear-wave velocity structure have been estimated by means of inversion of Rayleigh wave dispersion data obtained from vertical-component array records of ambient noise. The measurements were carried out at one open space located in Holocene alluvial deposits, using 3 regular pentagonal arrays with 5, 10 and 20m respectively. Reliable dispersion curves were retrieved for frequencies between 4.0 and 14 Hz, with phase velocity values ranging from 420m/s down to 270 m/s. Finally, the average shear-wave velocity of the upper 30 m (VS30) was inverted for characterization of this geological unit.