Alta velocidad ferroviaria en California(USA): quinta parte (V) LAV San Francisco–Sacramento (Bay Crossing Alternative) = High speed railway in California (USA): fith part (V) HSRL San Francisco–Sacramento (Bay Crossing Alternative)

Implantación de la Red de Alta velocidad Ferroviaria en California. Tramo San Francisco-Sacramento. Este artículo de la serie “Alta velocidad Ferroviaria en California (CHSRS), se ocupa de la línea San Francisco– Sacramento “Bay Crossing Alternative”, que cierra la red de alta velocidad ferroviaria del Estado de California, permitiendo en la terminal HSR de Sacramento, conectar con la línea Fresno–Sacramento, en coincidencia de trazados para en el futuro prolongar la red californiana de alta velocidad ferroviaria hasta su entronque con la del Estado de Nevada, vía Tahoe Lake–Reno. La línea San Francisco–Sacramento “Bay Crossing Alternative”, consta de tres trayectos: El primero de ellos “San Francisco urbano” va desde la terminal HSR “San Francisco Airport”, donde termina la alternativa “Golden Gate” de la línea Fresno–San Francisco, hasta el viaducto de acceso al Paso de la Bahía, que constituye el segundo trayecto “San Francisco–Richmond”, trayecto estrella de la red, de 15,48 Km de longitud sobre la Bahía de San Francisco, con desarrollo a través de 11,28 Km en puente colgante múltiple, con vanos de 800 m de luz y 67 m de altura libre bajo el tablero que permite la navegación en la Bahía. El tercer trayecto “Richmond–Sacramento” cruza la Bahía de San Pablo con un puente colgante de 1,6 Km de longitud y tipología similar a los múltiples de la Bahía de San Francisco, pasa por Vallejo (la por plazo breve de tiempo, antigua capital del Estado de California) y por la universitaria Davis, antes de finalmente llegar a la HSR Terminal Station de Sacramento Roseville. This article of the series “California High Speed Railway System”(CHSRS) treats on Line San Francisco–Sacramento “Bay Crossing Alternative” (BCA). This line closes the system of California high speed state railway, and connects with the line Fresno–Sacramento “Stockton Arch Alternative”, joining its alignments in the HSR Terminal of Sacramento Roseville. From this station it will be possible, in the future, to extend the Californian railway system till the Nevada railway system, vía Tahoe Lake and Reno. The BCA consists of three sections: The first one passing through San Francisco city, goes from HSR San Francisco Airport Terminal Station (where the line Fresno–San Francisco “Golden Gate Alternative” ends), up to the Viaduct access at the Bay Crossing. The second section San Francisco–Richmond, constitutes the star section of the system, with 15,48 Km length on the San Francisco Bay, where 11,28 Km in multi suspension bridge, 800 m span and 67 m gauge under panel, to allow navigation through the Bay. The third section Richmond–Sacramento crosses the San Pablo Bay through another suspension bridge of similar typology to that of San Francisco Bay crossing; pass through Vallejo (the ancient and for a short time Head of the State of California) and through Davis, university city, to arrive to the HSR Terminal Station of Sacramento Roseville.

Alta velocidad ferroviaria en California(USA): cuarta parte (IV) Fresno-Sacramento (Roseville) = High speed railway in California (USA): fourth part (IV) Fresno-Sacramento (Roseville)

Implantación de la Red de Alta velocidad Ferroviaria en California. Tramo Fresno-Sacramento. El presente articúlo es la cuarta parte de la serie "Alta Velocidad Ferroviaria en California (CHSRS)". Recoge la Alternativa "Stockton Arch", que el Proyecto FARWEST presenta a la prevista por la Authority (CHSRA), para la Línea HSR Fresno-Sacramento, en programación y en trazado. Éste discurre, desde la gran Terminal de Fresno (implantada en las afueras al suroeste de la ciudad) por el segmento sur del "mar interior" (que en el Terciario Superior ocupaba el actual Valle Central), hasta Stockton, y por el segmento norte, hasta Sacramento. El Paet de Ripperdan (~ pK 40) queda conectado por carretera con el PAET de Oroloma de la Línea HSR Fresno-San Francisco (Golden Gate Alternative). La última parte del trazado de la Línea HSR Fresno-Sacramento (Stockton Arch Alternative), coincide en alineación y rasante con la Línea HSR San Francisco-Sacramento (Crossing Bay Alternative) a la altura de Roseville, donde se emplaza la gran terminal norte de la red de California, desde la que se unirá ésta con la de Nevada, por Reno. This article forras the fourth part of the series entitled "High Speed Railway in California (CHSRS)". It addresses the "Stockton Arch" alternative, which the FARWESTProjectpresents in scheduling and in alignment as to that provided for by the Authority (CHSRA) for the Fresno-Sacramento HSR Line. The latter runs from the grand Fresno Terminal (located in the outskirts to the southwest ofthe city) through the south segment ofthe "inland sea" (which oceupied the current Central Valley in the Upper Tertiary) to Stockton and through the north segment to Sacramento. The Ripperdan TSAP (post ofpassing and stabling trains), — kilometer point 40, conneets with the Oroloma TSAP ofthe Fresno-San Francisco HSR Line (Golden Gate Alternative) by road. The last part of the Fresno-Sacramento HSR Line alignment (Stockton Arch Alternative), coincides in alignment and grade with the San Francisco-Sacramento HSR Line (Crossing Bay Alternative) at Roseville, where the great north terminal ofthe California network is located, from which the latter will be linked with Nevada s network through Reno.

Alta velocidad ferroviaria en California(USA): tercera parte (III) Fresno-Los Ángeles-San Diego = High speed railway in California(USA): third part (III) Fresno-Los Ángeles-San Diego

Implantación de la Red de Alta velocidad Ferroviaria en California. Tramo Fresno-Los Angeles-San Diego. Este artículo, tercera parte de la serie que describe la red de Alta Velocidad Ferroviaria de California (CHSRS), se ocupa de la línea Fresno-Los Angeles Airport-San Diego Airport, con el trazado propuesto en la Alternativa Missions Trail del Proyecto FARWEST, caracterizada por el paso directo de las montañas de Tehachapi, mediante dos grandes túneles de 27,5 Km (17 mile) y 25,6 Km (15,9 mile) de longitud. También por el emplazamiento de la estación terminal de Los Angeles, junto al Aeropuerto Internacional de Los Angeles y la sustitución de la circunvalación ferroviaria de la aglomeración urbana de Los Angeles, a través de Inland Empire, por el ramal Anaheim-Riverside, que da acceso a esa región, y que es cabecera de la futura Dessert Express a Las Vegas. The third of a series describing the California High Speed Railway (CHSRS), this article refers to the Fresno-Los Angeles Airport-San Diego Airport line, with the alignment as proposed in the Missions Trail Alternative of the FARWEST Project, characterized by the direct Tehachapi mountain pass through two large tunnels 27.5 Km (17 miles) and 25.6 Km (15.9 miles) long and also to the siting of the Los Angeles terminal station next to the Los Angeles International Airport and the replacement of the Los Angeles urban conglomeration railway by-pass through Inland Empire, by the Anaheim-Riverside branch providing access to that region and which is the head of the future Desert Express to Las Vegas.

Great roof marquee in the new railway station for high speed trains of Málaga

The new railway station of María Zambrano for AVE (Spanish high-speed trains) located in Malaga, has been inaugurated in November 2006, just on the site of the former railway station. The new railway station with an investment of 134.7 million Euros occupies a surface of 51.377 m2, five times the surface of the former station. The enclosure is the biggest intermodal transport and commercial center of Spain which comprises a parking of 21,000 m2 for 1,300 parking places, one commercial area and a hotel of 35 m height, with a total extension constructed of approximately 100,000 m2.

A low-mass impact sensor for high-speed firmness sensing of fruits.

A low-mass impact sensor for high-speed firmness sensing of fruits was built and tested. Results of tests with a rubber ball indicated that the impact measurement was not sensitive to the distance between the impactor and the impacting surface of the sample within the range of 8 to 23 mm, and was not sensitive to how the sample was held. Tests with kiwifruits and peaches show good correlation between firmness readings obtained with the impact sensor and those obtained with the penetrometer. The best correlation was between the slope of the impact curve (at mid-point) and the force-deformation firmness. Preliminary test showed that the sensor could sense fruit firmness at a speed of 5 fruits/s.

Aerodynamic Optimization of the Nose Shape of a High-speed Train

La influencia de la aerodinámica en el diseño de los trenes de alta velocidad, unida a la necesidad de resolver nuevos problemas surgidos con el aumento de la velocidad de circulación y la reducción de peso del vehículo, hace evidente el interés de plantear un estudio de optimización que aborde tales puntos. En este contexto, se presenta en esta tesis la optimización aerodinámica del testero de un tren de alta velocidad, llevada a cabo mediante el uso de métodos de optimización avanzados. Entre estos métodos, se ha elegido aquí a los algoritmos genéticos y al método adjunto como las herramientas para llevar a cabo dicha optimización. La base conceptual, las características y la implementación de los mismos se detalla a lo largo de la tesis, permitiendo entender los motivos de su elección, y las consecuencias, en términos de ventajas y desventajas que cada uno de ellos implican. El uso de los algorimos genéticos implica a su vez la necesidad de una parametrización geométrica de los candidatos a óptimo y la generación de un modelo aproximado que complementa al método de optimización. Estos puntos se describen de modo particular en el primer bloque de la tesis, enfocada a la metodología seguida en este estudio. El segundo bloque se centra en la aplicación de los métodos a fin de optimizar el comportamiento aerodinámico del tren en distintos escenarios. Estos escenarios engloban los casos más comunes y también algunos de los más exigentes a los que hace frente un tren de alta velocidad: circulación en campo abierto con viento frontal o viento lateral, y entrada en túnel. Considerando el caso de viento frontal en campo abierto, los dos métodos han sido aplicados, permitiendo una comparación de las diferentes metodologías, así como el coste computacional asociado a cada uno, y la minimización de la resistencia aerodinámica conseguida en esa optimización. La posibilidad de evitar parametrizar la geometría y, por tanto, reducir el coste computacional del proceso de optimización es la característica más significativa de los métodos adjuntos, mientras que en el caso de los algoritmos genéticos se destaca la simplicidad y capacidad de encontrar un óptimo global en un espacio de diseño multi-modal o de resolver problemas multi-objetivo. El caso de viento lateral en campo abierto considera nuevamente los dos métoxi dos de optimización anteriores. La parametrización se ha simplificado en este estudio, lo que notablemente reduce el coste numérico de todo el estudio de optimización, a la vez que aún recoge las características geométricas más relevantes en un tren de alta velocidad. Este análisis ha permitido identificar y cuantificar la influencia de cada uno de los parámetros geométricos incluídos en la parametrización, y se ha observado que el diseño de la arista superior a barlovento es fundamental, siendo su influencia mayor que la longitud del testero o que la sección frontal del mismo. Finalmente, se ha considerado un escenario más a fin de validar estos métodos y su capacidad de encontrar un óptimo global. La entrada de un tren de alta velocidad en un túnel es uno de los casos más exigentes para un tren por el pico de sobrepresión generado, el cual afecta a la confortabilidad del pasajero, así como a la estabilidad del vehículo y al entorno próximo a la salida del túnel. Además de este problema, otro objetivo a minimizar es la resistencia aerodinámica, notablemente superior al caso de campo abierto. Este problema se resuelve usando algoritmos genéticos. Dicho método permite obtener un frente de Pareto donde se incluyen el conjunto de óptimos que minimizan ambos objetivos. ABSTRACT Aerodynamic design of trains influences several aspects of high-speed trains performance in a very significant level. In this situation, considering also that new aerodynamic problems have arisen due to the increase of the cruise speed and lightness of the vehicle, it is evident the necessity of proposing an optimization study concerning the train aerodynamics. Thus, the aerodynamic optimization of the nose shape of a high-speed train is presented in this thesis. This optimization is based on advanced optimization methods. Among these methods, genetic algorithms and the adjoint method have been selected. A theoretical description of their bases, the characteristics and the implementation of each method is detailed in this thesis. This introduction permits understanding the causes of their selection, and the advantages and drawbacks of their application. The genetic algorithms requirethe geometrical parameterization of any optimal candidate and the generation of a metamodel or surrogate model that complete the optimization process. These points are addressed with a special attention in the first block of the thesis, focused on the methodology considered in this study. The second block is referred to the use of these methods with the purpose of optimizing the aerodynamic performance of a high-speed train in several scenarios. These scenarios englobe the most representative operating conditions of high-speed trains, and also some of the most exigent train aerodynamic problems: front wind and cross-wind situations in open air, and the entrance of a high-speed train in a tunnel. The genetic algorithms and the adjoint method have been applied in the minimization of the aerodynamic drag on the train with front wind in open air. The comparison of these methods allows to evaluate the methdology and computational cost of each one, as well as the resulting minimization of the aerodynamic drag. Simplicity and robustness, the straightforward realization of a multi-objective optimization, and the capability of searching a global optimum are the main attributes of genetic algorithm. However, the requirement of geometrically parameterize any optimal candidate is a significant drawback that is avoided with the use of the adjoint method. This independence of the number of design variables leads to a relevant reduction of the pre-processing and computational cost. Considering the cross-wind stability, both methods are used again for the minimization of the side force. In this case, a simplification of the geometric parameterization of the train nose is adopted, what dramatically reduces the computational cost of the optimization process. Nevertheless, some of the most important geometrical characteristics are still described with this simplified parameterization. This analysis identifies and quantifies the influence of each design variable on the side force on the train. It is observed that the A-pillar roundness is the most demanding design parameter, with a more important effect than the nose length or the train cross-section area. Finally, a third scenario is considered for the validation of these methods in the aerodynamic optimization of a high-speed train. The entrance of a train in a tunnel is one of the most exigent train aerodynamic problems. The aerodynamic consequences of high-speed trains running in a tunnel are basically resumed in two correlated phenomena, the generation of pressure waves and an increase in aerodynamic drag. This multi-objective optimization problem is solved with genetic algorithms. The result is a Pareto front where a set of optimal solutions that minimize both objectives.

Instability and topology bifurcations on a hemisphere-cylinder at high angle of attack

La configuración de un cilindro acoplado a una semi-esfera, conocida como ’hemispherecylinder’, se considera como un modelo simplificado para numerosas aplicaciones industriales tales como fuselaje de aviones o submarinos. Por tanto, el estudio y entendimiento de los fenómenos fluidos que ocurren alrededor de dicha geometría presenta gran interés. En esta tesis se muestra la investigación del origen y evolución de los, ya conocidos, patrones de flujo (burbuja de separación, vórtices ’horn’ y vórtices ’leeward’) que se dan en esta geometría bajo condiciones de flujo separado. Para ello se han llevado a cabo simulaciones numéricas (DNS) y ensayos experimentales usando la técnica de Particle Image Velocimetry (PIV), para una variedad de números de Reynolds (Re) y ángulos de ataque (AoA). Se ha aplicado sobre los resultados numéricos la teoría de puntos críticos obteniendo, por primera vez para esta geometría, un diagrama de bifurcaciones que clasifica los diferentes regímenes topológicos en función del número de Reynolds y del ángulo de ataque. Se ha llevado a cabo una caracterización completa sobre el origen y la evolución de los patrones estructurales característicos del cuerpo estudiado. Puntos críticos de superficie y líneas de corriente tridimensionales han ayudado a describir el origen y la evolución de las principales estructuras presentes en el flujo hasta alcanzar un estado de estabilidad desde el punto de vista topológico. Este estado se asocia con el patrón de los vórtices ’horn’, definido por una topología característica que se encuentra en un rango de números de Reynolds muy amplio y en regímenes compresibles e incompresibles. Por otro lado, con el objeto de determinar las estructuras presentes en el flujo y sus frecuencias asociadas, se han usado distintas técnicas de análisis: Proper Orthogonal Decomposition (POD), Dynamic Mode Decomposition (DMD) y análisis de Fourier. Dichas técnicas se han aplicado sobre los datos experimentales y numéricos, demostrándose la buena concordancia entre ambos resultados. Finalmente, se ha encontrado en ambos casos, una frecuencia dominante asociada con una inestabilidad de los vórtices ’leeward’. ABSTRACT The hemisphere-cylinder may be considered as a simplified model for several geometries found in industrial applications such as aircrafts’ fuselages or submarines. Understanding the complex flow phenomena that surrounds this particular geometry is therefore of major industrial interest. This thesis presents an investigation of the origin and evolution of the complex flow pattern; i.e. separation bubbles, horn vortices and leeward vortices, around the hemisphere-cylinder under separated flow conditions. To this aim, threedimensional Direct Numerical Simulations (DNS) and experimental tests, using Particle Image Velocimetry (PIV) techniques, have been performed for a variety of Reynolds numbers (Re) and angles of attack (AoA). Critical point theory has been applied to the numerical simulations to provide, for the first time for this geometry, a bifurcation diagram that classifies the different flow topology regimes as a function of the Reynolds number and the angle of attack. A complete characterization about the origin and evolution of the complex structural patterns of this geometry has been put in evidence. Surface critical points and surface and volume streamlines were able to describe the main flow structures and their strong dependence with the flow conditions up to reach the structurally stable state. This state was associated with the pattern of the horn vortices, found on ranges from low to high Reynolds numbers and from incompressible to compressible regimes. In addition, different structural analysis techniques have been employed: Proper Orthogonal Decomposition (POD), Dynamic Mode Decomposition (DMD) and Fourier analysis. These techniques have been applied to the experimental and numerical data to extract flow structure information (i.e. modes and frequencies). Experimental and numerical modes are shown to be in good agreement. A dominant frequency associated with an instability of the leeward vortices has been identified in both, experimental and numerical results.

Simulation, Design and Analysis of Air-Breathing Combined-Cycle Engines for High Speed Propulsion

Desde la aparición del turborreactor, el motor aeróbico con turbomaquinaria ha demostrado unas prestaciones excepcionales en los regímenes subsónico y supersónico bajo. No obstante, la operación a velocidades superiores requiere sistemas más complejos y pesados, lo cual ha imposibilitado la ejecución de estos conceptos. Los recientes avances tecnológicos, especialmente en materiales ligeros, han restablecido el interés por los motores de ciclo combinado. La simulación numérica de estos nuevos conceptos es esencial para estimar las prestaciones de la planta propulsiva, así como para abordar las dificultades de integración entre célula y motor durante las primeras etapas de diseño. Al mismo tiempo, la evaluación de estos extraordinarios motores requiere una metodología de análisis distinta. La tesis doctoral versa sobre el diseño y el análisis de los mencionados conceptos propulsivos mediante el modelado numérico y la simulación dinámica con herramientas de vanguardia. Las distintas arquitecturas presentadas por los ciclos combinados basados en sendos turborreactor y motor cohete, así como los diversos sistemas comprendidos en cada uno de ellos, hacen necesario establecer una referencia común para su evaluación. Es más, la tendencia actual hacia aeronaves "más eléctricas" requiere una nueva métrica para juzgar la aptitud de un proceso de generación de empuje en el que coexisten diversas formas de energía. A este respecto, la combinación del Primer y Segundo Principios define, en un marco de referencia absoluto, la calidad de la trasferencia de energía entre los diferentes sistemas. Esta idea, que se ha estado empleando desde hace mucho tiempo en el análisis de plantas de potencia terrestres, ha sido extendida para relacionar la misión de la aeronave con la ineficiencia de cada proceso involucrado en la generación de empuje. La metodología se ilustra mediante el estudio del motor de ciclo combinado variable de una aeronave para el crucero a Mach 5. El diseño de un acelerador de ciclo combinado basado en el turborreactor sirve para subrayar la importancia de la integración del motor y la célula. El diseño está limitado por la trayectoria ascensional y el espacio disponible en la aeronave de crucero supersónico. Posteriormente se calculan las prestaciones instaladas de la planta propulsiva en función de la velocidad y la altitud de vuelo y los parámetros de control del motor: relación de compresión, relación aire/combustible y área de garganta. ABSTRACT Since the advent of the turbojet, the air-breathing engine with rotating machinery has demonstrated exceptional performance in the subsonic and low supersonic regimes. However, the operation at higher speeds requires further system complexity and weight, which so far has impeded the realization of these concepts. Recent technology developments, especially in lightweight materials, have restored the interest towards combined-cycle engines. The numerical simulation of these new concepts is essential at the early design stages to compute a first estimate of the engine performance in addition to addressing airframe-engine integration issues. In parallel, a different analysis methodology is required to evaluate these unconventional engines. The doctoral thesis concerns the design and analysis of the aforementioned engine concepts by means of numerical modeling and dynamic simulation with state-of-the-art tools. A common reference is needed to evaluate the different architectures of the turbine and the rocket-based combined-cycle engines as well as the various systems within each one of them. Furthermore, the actual trend towards more electric aircraft necessitates a common metric to judge the suitability of a thrust generation process where different forms of energy coexist. In line with this, the combination of the First and the Second Laws yields the quality of the energy being transferred between the systems on an absolute reference frame. This idea, which has been since long applied to the analysis of on-ground power plants, was extended here to relate the aircraft mission with the inefficiency of every process related to the thrust generation. The methodology is illustrated with the study of a variable- combined-cycle engine for a Mach 5 cruise aircraft. The design of a turbine-based combined-cycle booster serves to highlight the importance of the engine-airframe integration. The design is constrained by the ascent trajectory and the allocated space in the supersonic cruise aircraft. The installed performance of the propulsive plant is then computed as a function of the flight speed and altitude and the engine control parameters: pressure ratio, air-to-fuel ratio and throat area.

Effect of target change during the simple attack in fencing

BIOMECANBICA DE LA ESGRIMA

Variable Speed Limits. Review and development of an aggregate indicator based on floating car data.

Changing factors (mainly traffic intensity and weather conditions) affecting road conditions require a suitable optimal speed at any time. To solve this problem, variable speed limit systems (VSL) ? as opposed to fixed limits ? have been developed in recent decades. This term has included a number of speed management systems, most notably dynamic speed limits (DSL). In order to avoid the indiscriminate use of both terms in the literature, this paper proposes a simple classification and offers a review of some experiences, how their effects are evaluated and their results This study also presents a key indicator, which measures the speed homogeneity and a methodology to obtain the data based on floating cars and GPS technology applying it to a case study on a section of the M30 urban motorway in Madrid (Spain).

Does high speed rail compete fairly with other transportation modes? Madrid-Barcelona case study

Transportation modes produce many external costs such as congestion, accidents, and environmental impacts (pollution, noise and so on). From the microeconomic theory it is well known that in order to maximize social welfare, transportation modes should internalize the marginal costs they produce. Allocative efficiency is achieved when all transportation modes are priced at their social marginal cost. The objective of this research is to evaluate to what extent different passenger transport modes internalize their social marginal costs. This analysis is important since it affects the competitiveness of the different transport modes for a given OD pair. The case study analyzed is the corridor Madrid-Barcelona in Spain and the different transport modes have been considered (cars, buses, high-speed train and air). The research calculates the marginal social cost per user for each transportation mode, and it compares it with the average fare—allowing for the effect of discriminatory taxes—currently paid by the users. The external costs are calculated according to the guidelines established by the European Union. The gap between the marginal social cost and the price paid by users will provide the extra cost per passenger that each transport mode should have to pay for internalizing the external cost it produces. The research shows that external costs already produced by road and air transport modes are much higher than those produced by rail. However, the results show that road transport already internalizes every external costs it produces because users pay high fuel taxes. In other words, although rail transportation produces lower external costs, road transportation pays more than it should on the basis of the social marginal costs. The results of this work might be of help for Europ ean policy actions to be undertaken in the future.

PUE attack detection in CWSNs using anomaly detection techniques

Cognitive wireless sensor network (CWSN) is a new paradigm, integrating cognitive features in traditional wireless sensor networks (WSNs) to mitigate important problems such as spectrum occupancy. Security in cognitive wireless sensor networks is an important problem since these kinds of networks manage critical applications and data. The specific constraints of WSN make the problem even more critical, and effective solutions have not yet been implemented. Primary user emulation (PUE) attack is the most studied specific attack deriving from new cognitive features. This work discusses a new approach, based on anomaly behavior detection and collaboration, to detect the primary user emulation attack in CWSN scenarios. Two non-parametric algorithms, suitable for low-resource networks like CWSNs, have been used in this work: the cumulative sum and data clustering algorithms. The comparison is based on some characteristics such as detection delay, learning time, scalability, resources, and scenario dependency. The algorithms have been tested using a cognitive simulator that provides important results in this area. Both algorithms have shown to be valid in order to detect PUE attacks, reaching a detection rate of 99% and less than 1% of false positives using collaboration.

Side-Channel Attack Protection Techniques in FPGA Systems using Enhanced Dual-Rail Solutions

Esta tesis doctoral se centra principalmente en técnicas de ataque y contramedidas relacionadas con ataques de canal lateral (SCA por sus siglas en inglés), que han sido propuestas dentro del campo de investigación académica desde hace 17 años. Las investigaciones relacionadas han experimentado un notable crecimiento en las últimas décadas, mientras que los diseños enfocados en la protección sólida y eficaz contra dichos ataques aún se mantienen como un tema de investigación abierto, en el que se necesitan iniciativas más confiables para la protección de la información persona de empresa y de datos nacionales. El primer uso documentado de codificación secreta se remonta a alrededor de 1700 B.C., cuando los jeroglíficos del antiguo Egipto eran descritos en las inscripciones. La seguridad de la información siempre ha supuesto un factor clave en la transmisión de datos relacionados con inteligencia diplomática o militar. Debido a la evolución rápida de las técnicas modernas de comunicación, soluciones de cifrado se incorporaron por primera vez para garantizar la seguridad, integridad y confidencialidad de los contextos de transmisión a través de cables sin seguridad o medios inalámbricos. Debido a las restricciones de potencia de cálculo antes de la era del ordenador, la técnica de cifrado simple era un método más que suficiente para ocultar la información. Sin embargo, algunas vulnerabilidades algorítmicas pueden ser explotadas para restaurar la regla de codificación sin mucho esfuerzo. Esto ha motivado nuevas investigaciones en el área de la criptografía, con el fin de proteger el sistema de información ante sofisticados algoritmos. Con la invención de los ordenadores se ha acelerado en gran medida la implementación de criptografía segura, que ofrece resistencia eficiente encaminada a obtener mayores capacidades de computación altamente reforzadas. Igualmente, sofisticados cripto-análisis han impulsado las tecnologías de computación. Hoy en día, el mundo de la información ha estado involucrado con el campo de la criptografía, enfocada a proteger cualquier campo a través de diversas soluciones de cifrado. Estos enfoques se han fortalecido debido a la unificación optimizada de teorías matemáticas modernas y prácticas eficaces de hardware, siendo posible su implementación en varias plataformas (microprocesador, ASIC, FPGA, etc.). Las necesidades y requisitos de seguridad en la industria son las principales métricas de conducción en el diseño electrónico, con el objetivo de promover la fabricación de productos de gran alcance sin sacrificar la seguridad de los clientes. Sin embargo, una vulnerabilidad en la implementación práctica encontrada por el Prof. Paul Kocher, et al en 1996 implica que un circuito digital es inherentemente vulnerable a un ataque no convencional, lo cual fue nombrado posteriormente como ataque de canal lateral, debido a su fuente de análisis. Sin embargo, algunas críticas sobre los algoritmos criptográficos teóricamente seguros surgieron casi inmediatamente después de este descubrimiento. En este sentido, los circuitos digitales consisten típicamente en un gran número de celdas lógicas fundamentales (como MOS - Metal Oxide Semiconductor), construido sobre un sustrato de silicio durante la fabricación. La lógica de los circuitos se realiza en función de las innumerables conmutaciones de estas células. Este mecanismo provoca inevitablemente cierta emanación física especial que puede ser medida y correlacionada con el comportamiento interno del circuito. SCA se puede utilizar para revelar datos confidenciales (por ejemplo, la criptografía de claves), analizar la arquitectura lógica, el tiempo e incluso inyectar fallos malintencionados a los circuitos que se implementan en sistemas embebidos, como FPGAs, ASICs, o tarjetas inteligentes. Mediante el uso de la comparación de correlación entre la cantidad de fuga estimada y las fugas medidas de forma real, información confidencial puede ser reconstruida en mucho menos tiempo y computación. Para ser precisos, SCA básicamente cubre una amplia gama de tipos de ataques, como los análisis de consumo de energía y radiación ElectroMagnética (EM). Ambos se basan en análisis estadístico y, por lo tanto, requieren numerosas muestras. Los algoritmos de cifrado no están intrínsecamente preparados para ser resistentes ante SCA. Es por ello que se hace necesario durante la implementación de circuitos integrar medidas que permitan camuflar las fugas a través de "canales laterales". Las medidas contra SCA están evolucionando junto con el desarrollo de nuevas técnicas de ataque, así como la continua mejora de los dispositivos electrónicos. Las características físicas requieren contramedidas sobre la capa física, que generalmente se pueden clasificar en soluciones intrínsecas y extrínsecas. Contramedidas extrínsecas se ejecutan para confundir la fuente de ataque mediante la integración de ruido o mala alineación de la actividad interna. Comparativamente, las contramedidas intrínsecas están integradas en el propio algoritmo, para modificar la aplicación con el fin de minimizar las fugas medibles, o incluso hacer que dichas fugas no puedan ser medibles. Ocultación y Enmascaramiento son dos técnicas típicas incluidas en esta categoría. Concretamente, el enmascaramiento se aplica a nivel algorítmico, para alterar los datos intermedios sensibles con una máscara de manera reversible. A diferencia del enmascaramiento lineal, las operaciones no lineales que ampliamente existen en criptografías modernas son difíciles de enmascarar. Dicho método de ocultación, que ha sido verificado como una solución efectiva, comprende principalmente la codificación en doble carril, que está ideado especialmente para aplanar o eliminar la fuga dependiente de dato en potencia o en EM. En esta tesis doctoral, además de la descripción de las metodologías de ataque, se han dedicado grandes esfuerzos sobre la estructura del prototipo de la lógica propuesta, con el fin de realizar investigaciones enfocadas a la seguridad sobre contramedidas de arquitectura a nivel lógico. Una característica de SCA reside en el formato de las fuentes de fugas. Un típico ataque de canal lateral se refiere al análisis basado en la potencia, donde la capacidad fundamental del transistor MOS y otras capacidades parásitas son las fuentes esenciales de fugas. Por lo tanto, una lógica robusta resistente a SCA debe eliminar o mitigar las fugas de estas micro-unidades, como las puertas lógicas básicas, los puertos I/O y las rutas. Las herramientas EDA proporcionadas por los vendedores manipulan la lógica desde un nivel más alto, en lugar de realizarlo desde el nivel de puerta, donde las fugas de canal lateral se manifiestan. Por lo tanto, las implementaciones clásicas apenas satisfacen estas necesidades e inevitablemente atrofian el prototipo. Por todo ello, la implementación de un esquema de diseño personalizado y flexible ha de ser tomado en cuenta. En esta tesis se presenta el diseño y la implementación de una lógica innovadora para contrarrestar SCA, en la que se abordan 3 aspectos fundamentales: I. Se basa en ocultar la estrategia sobre el circuito en doble carril a nivel de puerta para obtener dinámicamente el equilibrio de las fugas en las capas inferiores; II. Esta lógica explota las características de la arquitectura de las FPGAs, para reducir al mínimo el gasto de recursos en la implementación; III. Se apoya en un conjunto de herramientas asistentes personalizadas, incorporadas al flujo genérico de diseño sobre FPGAs, con el fin de manipular los circuitos de forma automática. El kit de herramientas de diseño automático es compatible con la lógica de doble carril propuesta, para facilitar la aplicación práctica sobre la familia de FPGA del fabricante Xilinx. En este sentido, la metodología y las herramientas son flexibles para ser extendido a una amplia gama de aplicaciones en las que se desean obtener restricciones mucho más rígidas y sofisticadas a nivel de puerta o rutado. En esta tesis se realiza un gran esfuerzo para facilitar el proceso de implementación y reparación de lógica de doble carril genérica. La viabilidad de las soluciones propuestas es validada mediante la selección de algoritmos criptográficos ampliamente utilizados, y su evaluación exhaustiva en comparación con soluciones anteriores. Todas las propuestas están respaldadas eficazmente a través de ataques experimentales con el fin de validar las ventajas de seguridad del sistema. El presente trabajo de investigación tiene la intención de cerrar la brecha entre las barreras de implementación y la aplicación efectiva de lógica de doble carril. En esencia, a lo largo de esta tesis se describirá un conjunto de herramientas de implementación para FPGAs que se han desarrollado para trabajar junto con el flujo de diseño genérico de las mismas, con el fin de lograr crear de forma innovadora la lógica de doble carril. Un nuevo enfoque en el ámbito de la seguridad en el cifrado se propone para obtener personalización, automatización y flexibilidad en el prototipo de circuito de bajo nivel con granularidad fina. Las principales contribuciones del presente trabajo de investigación se resumen brevemente a continuación: Lógica de Precharge Absorbed-DPL logic: El uso de la conversión de netlist para reservar LUTs libres para ejecutar la señal de precharge y Ex en una lógica DPL. Posicionamiento entrelazado Row-crossed con pares idénticos de rutado en redes de doble carril, lo que ayuda a aumentar la resistencia frente a la medición EM selectiva y mitigar los impactos de las variaciones de proceso. Ejecución personalizada y herramientas de conversión automática para la generación de redes idénticas para la lógica de doble carril propuesta. (a) Para detectar y reparar conflictos en las conexiones; (b) Detectar y reparar las rutas asimétricas. (c) Para ser utilizado en otras lógicas donde se requiere un control estricto de las interconexiones en aplicaciones basadas en Xilinx. Plataforma CPA de pruebas personalizadas para el análisis de EM y potencia, incluyendo la construcción de dicha plataforma, el método de medición y análisis de los ataques. Análisis de tiempos para cuantificar los niveles de seguridad. División de Seguridad en la conversión parcial de un sistema de cifrado complejo para reducir los costes de la protección. Prueba de concepto de un sistema de calefacción auto-adaptativo para mitigar los impactos eléctricos debido a la variación del proceso de silicio de manera dinámica. La presente tesis doctoral se encuentra organizada tal y como se detalla a continuación: En el capítulo 1 se abordan los fundamentos de los ataques de canal lateral, que abarca desde conceptos básicos de teoría de modelos de análisis, además de la implementación de la plataforma y la ejecución de los ataques. En el capítulo 2 se incluyen las estrategias de resistencia SCA contra los ataques de potencia diferencial y de EM. Además de ello, en este capítulo se propone una lógica en doble carril compacta y segura como contribución de gran relevancia, así como también se presentará la transformación lógica basada en un diseño a nivel de puerta. Por otra parte, en el Capítulo 3 se abordan los desafíos relacionados con la implementación de lógica en doble carril genérica. Así mismo, se describirá un flujo de diseño personalizado para resolver los problemas de aplicación junto con una herramienta de desarrollo automático de aplicaciones propuesta, para mitigar las barreras de diseño y facilitar los procesos. En el capítulo 4 se describe de forma detallada la elaboración e implementación de las herramientas propuestas. Por otra parte, la verificación y validaciones de seguridad de la lógica propuesta, así como un sofisticado experimento de verificación de la seguridad del rutado, se describen en el capítulo 5. Por último, un resumen de las conclusiones de la tesis y las perspectivas como líneas futuras se incluyen en el capítulo 6. Con el fin de profundizar en el contenido de la tesis doctoral, cada capítulo se describe de forma más detallada a continuación: En el capítulo 1 se introduce plataforma de implementación hardware además las teorías básicas de ataque de canal lateral, y contiene principalmente: (a) La arquitectura genérica y las características de la FPGA a utilizar, en particular la Xilinx Virtex-5; (b) El algoritmo de cifrado seleccionado (un módulo comercial Advanced Encryption Standard (AES)); (c) Los elementos esenciales de los métodos de canal lateral, que permiten revelar las fugas de disipación correlacionadas con los comportamientos internos; y el método para recuperar esta relación entre las fluctuaciones físicas en los rastros de canal lateral y los datos internos procesados; (d) Las configuraciones de las plataformas de pruebas de potencia / EM abarcadas dentro de la presente tesis. El contenido de esta tesis se amplia y profundiza a partir del capítulo 2, en el cual se abordan varios aspectos claves. En primer lugar, el principio de protección de la compensación dinámica de la lógica genérica de precarga de doble carril (Dual-rail Precharge Logic-DPL) se explica mediante la descripción de los elementos compensados a nivel de puerta. En segundo lugar, la lógica PA-DPL es propuesta como aportación original, detallando el protocolo de la lógica y un caso de aplicación. En tercer lugar, dos flujos de diseño personalizados se muestran para realizar la conversión de doble carril. Junto con ello, se aclaran las definiciones técnicas relacionadas con la manipulación por encima de la netlist a nivel de LUT. Finalmente, una breve discusión sobre el proceso global se aborda en la parte final del capítulo. El Capítulo 3 estudia los principales retos durante la implementación de DPLs en FPGAs. El nivel de seguridad de las soluciones de resistencia a SCA encontradas en el estado del arte se ha degenerado debido a las barreras de implantación a través de herramientas EDA convencionales. En el escenario de la arquitectura FPGA estudiada, se discuten los problemas de los formatos de doble carril, impactos parásitos, sesgo tecnológico y la viabilidad de implementación. De acuerdo con estas elaboraciones, se plantean dos problemas: Cómo implementar la lógica propuesta sin penalizar los niveles de seguridad, y cómo manipular un gran número de celdas y automatizar el proceso. El PA-DPL propuesto en el capítulo 2 se valida con una serie de iniciativas, desde características estructurales como doble carril entrelazado o redes de rutado clonadas, hasta los métodos de aplicación tales como las herramientas de personalización y automatización de EDA. Por otra parte, un sistema de calefacción auto-adaptativo es representado y aplicado a una lógica de doble núcleo, con el fin de ajustar alternativamente la temperatura local para equilibrar los impactos negativos de la variación del proceso durante la operación en tiempo real. El capítulo 4 se centra en los detalles de la implementación del kit de herramientas. Desarrollado sobre una API third-party, el kit de herramientas personalizado es capaz de manipular los elementos de la lógica de circuito post P&R ncd (una versión binaria ilegible del xdl) convertido al formato XDL Xilinx. El mecanismo y razón de ser del conjunto de instrumentos propuestos son cuidadosamente descritos, que cubre la detección de enrutamiento y los enfoques para la reparación. El conjunto de herramientas desarrollado tiene como objetivo lograr redes de enrutamiento estrictamente idénticos para la lógica de doble carril, tanto para posicionamiento separado como para el entrelazado. Este capítulo particularmente especifica las bases técnicas para apoyar las implementaciones en los dispositivos de Xilinx y su flexibilidad para ser utilizado sobre otras aplicaciones. El capítulo 5 se enfoca en la aplicación de los casos de estudio para la validación de los grados de seguridad de la lógica propuesta. Se discuten los problemas técnicos detallados durante la ejecución y algunas nuevas técnicas de implementación. (a) Se discute el impacto en el proceso de posicionamiento de la lógica utilizando el kit de herramientas propuesto. Diferentes esquemas de implementación, tomando en cuenta la optimización global en seguridad y coste, se verifican con los experimentos con el fin de encontrar los planes de posicionamiento y reparación optimizados; (b) las validaciones de seguridad se realizan con los métodos de correlación y análisis de tiempo; (c) Una táctica asintótica se aplica a un núcleo AES sobre BCDL estructurado para validar de forma sofisticada el impacto de enrutamiento sobre métricas de seguridad; (d) Los resultados preliminares utilizando el sistema de calefacción auto-adaptativa sobre la variación del proceso son mostrados; (e) Se introduce una aplicación práctica de las herramientas para un diseño de cifrado completa. Capítulo 6 incluye el resumen general del trabajo presentado dentro de esta tesis doctoral. Por último, una breve perspectiva del trabajo futuro se expone, lo que puede ampliar el potencial de utilización de las contribuciones de esta tesis a un alcance más allá de los dominios de la criptografía en FPGAs. ABSTRACT This PhD thesis mainly concentrates on countermeasure techniques related to the Side Channel Attack (SCA), which has been put forward to academic exploitations since 17 years ago. The related research has seen a remarkable growth in the past decades, while the design of solid and efficient protection still curiously remain as an open research topic where more reliable initiatives are required for personal information privacy, enterprise and national data protections. The earliest documented usage of secret code can be traced back to around 1700 B.C., when the hieroglyphs in ancient Egypt are scribed in inscriptions. Information security always gained serious attention from diplomatic or military intelligence transmission. Due to the rapid evolvement of modern communication technique, crypto solution was first incorporated by electronic signal to ensure the confidentiality, integrity, availability, authenticity and non-repudiation of the transmitted contexts over unsecure cable or wireless channels. Restricted to the computation power before computer era, simple encryption tricks were practically sufficient to conceal information. However, algorithmic vulnerabilities can be excavated to restore the encoding rules with affordable efforts. This fact motivated the development of modern cryptography, aiming at guarding information system by complex and advanced algorithms. The appearance of computers has greatly pushed forward the invention of robust cryptographies, which efficiently offers resistance relying on highly strengthened computing capabilities. Likewise, advanced cryptanalysis has greatly driven the computing technologies in turn. Nowadays, the information world has been involved into a crypto world, protecting any fields by pervasive crypto solutions. These approaches are strong because of the optimized mergence between modern mathematical theories and effective hardware practices, being capable of implement crypto theories into various platforms (microprocessor, ASIC, FPGA, etc). Security needs from industries are actually the major driving metrics in electronic design, aiming at promoting the construction of systems with high performance without sacrificing security. Yet a vulnerability in practical implementation found by Prof. Paul Kocher, et al in 1996 implies that modern digital circuits are inherently vulnerable to an unconventional attack approach, which was named as side-channel attack since then from its analysis source. Critical suspicions to theoretically sound modern crypto algorithms surfaced almost immediately after this discovery. To be specifically, digital circuits typically consist of a great number of essential logic elements (as MOS - Metal Oxide Semiconductor), built upon a silicon substrate during the fabrication. Circuit logic is realized relying on the countless switch actions of these cells. This mechanism inevitably results in featured physical emanation that can be properly measured and correlated with internal circuit behaviors. SCAs can be used to reveal the confidential data (e.g. crypto-key), analyze the logic architecture, timing and even inject malicious faults to the circuits that are implemented in hardware system, like FPGA, ASIC, smart Card. Using various comparison solutions between the predicted leakage quantity and the measured leakage, secrets can be reconstructed at much less expense of time and computation. To be precisely, SCA basically encloses a wide range of attack types, typically as the analyses of power consumption or electromagnetic (EM) radiation. Both of them rely on statistical analyses, and hence require a number of samples. The crypto algorithms are not intrinsically fortified with SCA-resistance. Because of the severity, much attention has to be taken into the implementation so as to assemble countermeasures to camouflage the leakages via "side channels". Countermeasures against SCA are evolving along with the development of attack techniques. The physical characteristics requires countermeasures over physical layer, which can be generally classified into intrinsic and extrinsic vectors. Extrinsic countermeasures are executed to confuse the attacker by integrating noise, misalignment to the intra activities. Comparatively, intrinsic countermeasures are built into the algorithm itself, to modify the implementation for minimizing the measurable leakage, or making them not sensitive any more. Hiding and Masking are two typical techniques in this category. Concretely, masking applies to the algorithmic level, to alter the sensitive intermediate values with a mask in reversible ways. Unlike the linear masking, non-linear operations that widely exist in modern cryptographies are difficult to be masked. Approved to be an effective counter solution, hiding method mainly mentions dual-rail logic, which is specially devised for flattening or removing the data-dependent leakage in power or EM signatures. In this thesis, apart from the context describing the attack methodologies, efforts have also been dedicated to logic prototype, to mount extensive security investigations to countermeasures on logic-level. A characteristic of SCA resides on the format of leak sources. Typical side-channel attack concerns the power based analysis, where the fundamental capacitance from MOS transistors and other parasitic capacitances are the essential leak sources. Hence, a robust SCA-resistant logic must eliminate or mitigate the leakages from these micro units, such as basic logic gates, I/O ports and routings. The vendor provided EDA tools manipulate the logic from a higher behavioral-level, rather than the lower gate-level where side-channel leakage is generated. So, the classical implementations barely satisfy these needs and inevitably stunt the prototype. In this case, a customized and flexible design scheme is appealing to be devised. This thesis profiles an innovative logic style to counter SCA, which mainly addresses three major aspects: I. The proposed logic is based on the hiding strategy over gate-level dual-rail style to dynamically overbalance side-channel leakage from lower circuit layer; II. This logic exploits architectural features of modern FPGAs, to minimize the implementation expenses; III. It is supported by a set of assistant custom tools, incorporated by the generic FPGA design flow, to have circuit manipulations in an automatic manner. The automatic design toolkit supports the proposed dual-rail logic, facilitating the practical implementation on Xilinx FPGA families. While the methodologies and the tools are flexible to be expanded to a wide range of applications where rigid and sophisticated gate- or routing- constraints are desired. In this thesis a great effort is done to streamline the implementation workflow of generic dual-rail logic. The feasibility of the proposed solutions is validated by selected and widely used crypto algorithm, for thorough and fair evaluation w.r.t. prior solutions. All the proposals are effectively verified by security experiments. The presented research work attempts to solve the implementation troubles. The essence that will be formalized along this thesis is that a customized execution toolkit for modern FPGA systems is developed to work together with the generic FPGA design flow for creating innovative dual-rail logic. A method in crypto security area is constructed to obtain customization, automation and flexibility in low-level circuit prototype with fine-granularity in intractable routings. Main contributions of the presented work are summarized next: Precharge Absorbed-DPL logic: Using the netlist conversion to reserve free LUT inputs to execute the Precharge and Ex signal in a dual-rail logic style. A row-crossed interleaved placement method with identical routing pairs in dual-rail networks, which helps to increase the resistance against selective EM measurement and mitigate the impacts from process variations. Customized execution and automatic transformation tools for producing identical networks for the proposed dual-rail logic. (a) To detect and repair the conflict nets; (b) To detect and repair the asymmetric nets. (c) To be used in other logics where strict network control is required in Xilinx scenario. Customized correlation analysis testbed for EM and power attacks, including the platform construction, measurement method and attack analysis. A timing analysis based method for quantifying the security grades. A methodology of security partitions of complex crypto systems for reducing the protection cost. A proof-of-concept self-adaptive heating system to mitigate electrical impacts over process variations in dynamic dual-rail compensation manner. The thesis chapters are organized as follows: Chapter 1 discusses the side-channel attack fundamentals, which covers from theoretic basics to analysis models, and further to platform setup and attack execution. Chapter 2 centers to SCA-resistant strategies against generic power and EM attacks. In this chapter, a major contribution, a compact and secure dual-rail logic style, will be originally proposed. The logic transformation based on bottom-layer design will be presented. Chapter 3 is scheduled to elaborate the implementation challenges of generic dual-rail styles. A customized design flow to solve the implementation problems will be described along with a self-developed automatic implementation toolkit, for mitigating the design barriers and facilitating the processes. Chapter 4 will originally elaborate the tool specifics and construction details. The implementation case studies and security validations for the proposed logic style, as well as a sophisticated routing verification experiment, will be described in Chapter 5. Finally, a summary of thesis conclusions and perspectives for future work are included in Chapter 5. To better exhibit the thesis contents, each chapter is further described next: Chapter 1 provides the introduction of hardware implementation testbed and side-channel attack fundamentals, and mainly contains: (a) The FPGA generic architecture and device features, particularly of Virtex-5 FPGA; (b) The selected crypto algorithm - a commercially and extensively used Advanced Encryption Standard (AES) module - is detailed; (c) The essentials of Side-Channel methods are profiled. It reveals the correlated dissipation leakage to the internal behaviors, and the method to recover this relationship between the physical fluctuations in side-channel traces and the intra processed data; (d) The setups of the power/EM testing platforms enclosed inside the thesis work are given. The content of this thesis is expanded and deepened from chapter 2, which is divided into several aspects. First, the protection principle of dynamic compensation of the generic dual-rail precharge logic is explained by describing the compensated gate-level elements. Second, the novel DPL is originally proposed by detailing the logic protocol and an implementation case study. Third, a couple of custom workflows are shown next for realizing the rail conversion. Meanwhile, the technical definitions that are about to be manipulated above LUT-level netlist are clarified. A brief discussion about the batched process is given in the final part. Chapter 3 studies the implementation challenges of DPLs in FPGAs. The security level of state-of-the-art SCA-resistant solutions are decreased due to the implementation barriers using conventional EDA tools. In the studied FPGA scenario, problems are discussed from dual-rail format, parasitic impact, technological bias and implementation feasibility. According to these elaborations, two problems arise: How to implement the proposed logic without crippling the security level; and How to manipulate a large number of cells and automate the transformation. The proposed PA-DPL in chapter 2 is legalized with a series of initiatives, from structures to implementation methods. Furthermore, a self-adaptive heating system is depicted and implemented to a dual-core logic, assumed to alternatively adjust local temperature for balancing the negative impacts from silicon technological biases on real-time. Chapter 4 centers to the toolkit system. Built upon a third-party Application Program Interface (API) library, the customized toolkit is able to manipulate the logic elements from post P&R circuit (an unreadable binary version of the xdl one) converted to Xilinx xdl format. The mechanism and rationale of the proposed toolkit are carefully convoyed, covering the routing detection and repairing approaches. The developed toolkit aims to achieve very strictly identical routing networks for dual-rail logic both for separate and interleaved placement. This chapter particularly specifies the technical essentials to support the implementations in Xilinx devices and the flexibility to be expanded to other applications. Chapter 5 focuses on the implementation of the case studies for validating the security grades of the proposed logic style from the proposed toolkit. Comprehensive implementation techniques are discussed. (a) The placement impacts using the proposed toolkit are discussed. Different execution schemes, considering the global optimization in security and cost, are verified with experiments so as to find the optimized placement and repair schemes; (b) Security validations are realized with correlation, timing methods; (c) A systematic method is applied to a BCDL structured module to validate the routing impact over security metric; (d) The preliminary results using the self-adaptive heating system over process variation is given; (e) A practical implementation of the proposed toolkit to a large design is introduced. Chapter 6 includes the general summary of the complete work presented inside this thesis. Finally, a brief perspective for the future work is drawn which might expand the potential utilization of the thesis contributions to a wider range of implementation domains beyond cryptography on FPGAs.

Contraction speed of the actomyosin cytoskeleton in the absence of the cell membrane

The contraction of the actomyosin cytoskeleton, which is produced by the sliding of myosin II along actin filaments, drives important cellular activities such as cytokinesis and cell migration. To explain the contraction velocities observed in such physiological processes, we have studied the contraction of intact cytoskeletons of Dictyostelium discoideum cells after removing the plasma membrane using Triton X-100. The technique developed in this work allows for the quantitative measurement of contraction rates of individual cytoskeletons. The relationship of the contraction rates with forces was analyzed using three different myosins with different in vitro sliding velocities. The cytoskeletons containing these myosins were always contractile and the contraction rate was correlated with the sliding velocity of the myosins. However, the values of the contraction rate were two to three orders of magnitude slower than expected from the in vitro sliding velocities of the myosins, presumably due to internal and external resistive forces. The contraction process also depended on actin cross-linking proteins. The lack of α-actinin increased the contraction rate 2-fold and reduced the capacity of the cytoskeleton to retain internal materials, while the lack of filamin resulted in the ATP-dependent disruption of the cytoskeleton. Interestingly, the myosin-dependent contraction rate of intact contractile rings is also reportedly much slower than the in vitro sliding velocity of myosin, and is similar to the contraction rates of cytoskeletons (different by only 2–3 fold), suggesting that the contraction of intact cells and cytoskeletons is limited by common mechanisms.

PUE attack detection in CWSN using collaboration and learning behavior

Cognitive Wireless Sensor Network (CWSN) is a new paradigm which integrates cognitive features in traditional Wireless Sensor Networks (WSNs) to mitigate important problems such as spectrum occupancy. Security in Cognitive Wireless Sensor Networks is an important problem because these kinds of networks manage critical applications and data. Moreover, the specific constraints of WSN make the problem even more critical. However, effective solutions have not been implemented yet. Among the specific attacks derived from new cognitive features, the one most studied is the Primary User Emulation (PUE) attack. This paper discusses a new approach, based on anomaly behavior detection and collaboration, to detect the PUE attack in CWSN scenarios. A nonparametric CUSUM algorithm, suitable for low resource networks like CWSN, has been used in this work. The algorithm has been tested using a cognitive simulator that brings important results in this area. For example, the result shows that the number of collaborative nodes is the most important parameter in order to improve the PUE attack detection rates. If the 20% of the nodes collaborates, the PUE detection reaches the 98% with less than 1% of false positives.