Optical memory with twisted nematic liquid crystal (TNLC) devices

A design for obtaining memory in optical bistability with liquid crystals is reported. This design uses optical feedback on a twisted nematie liquid crystal ( TNLC ) through an optoelectronic system. A constant input light is the read-out and its value depends on the desired initial working point, usually at the bottom of the T(V) vs. V curve. Light levels depend on the feedback. An input light pulse change the working point to the top of the transmission curve. When this pulse vanishes, the working point remains at the upper part of the curve. Hence a memory function is obtained. Minimum pulse width needed was 1msec. ON-OPF ratio was 100:3.

Mobile devices: dominant design as a goal

Since the beginning of the smartphones in the 80s, the mobile device market has grown and evolved towards devices connected everywhere, with hardware more and more close to computers and laptops than a classic mobile telephone. Nowadays, this market seems to be crowded and some companies seem not to know exactly which step is next. In this manner, a concept appears in the market as a solution or a difficulty to overcome: the dominant design. The thesis aims to establish an analysis and definition of what a dominant design is and how we should understand this concept: which are the costumers’ demands and needs? How can we relate this information with the dominant design? What is the strategy of the firm before designing a device? Do they use a concept similar to a dominant design?. The research base its analysis in a theoretical framework based in innovation and marketing literature, to then compare the model studied with data collected from surveys made to customers, interviews made to workers of the mobile device market, and different new projects on the market. The research finishes with a discussion about the theoretical and the empirical frameworks, and concludes replying the research questions, and defining a dominant design and its current situation in the market. RESUMEN. Desde la aparición de los Smartphones en los años 80, el mercado de los dispositivos móviles ha crecido y evolucionado hacia dispositivos cada vez más conectados, con hardware cada vez más cercano a los ordenadores de sobremesa y portátiles que al clásico teléfono móvil. A día de hoy, el mercado está saturado y algunas compañías parecen dubitativas ante el próximo paso a seguir. De esta manera, el concepto del diseño dominante aparece en el mercado como una solución a esta dificultad. El primer capítulo de este estudio se centra en establecer, a modo de introducción, los antecedentes al caso a estudiar, el objetivo de la tesis con sus limitaciones y delimitaciones, así como la metodología utilizada. También se plantean las preguntas principales (Research Questions) sobre el objetivo de la tesis, las cuales darán respuesta en la conclusión final al caso de estudio. Este proyecto tiene como objetivo establecer un análisis y definición sobre que es un diseño dominante y qué deberíamos entender como tal: ¿cuáles son las necesidades y las exigencias de los clientes? ¿Cómo se puede relacionar esta información con el diseño dominante en el sector tecnológico? ¿Cuáles son las estrategias de las empresas antes de diseñar un nuevo dispositivo? ¿Usan un concepto o modelos similares a un diseño dominante? Posteriormente, el segundo capítulo expone la bibliografía utilizada, y el enfoque analítico que se llevará a cabo con las 3 principales fuentes de datos. La investigación enfoca su análisis en un marco teórico, basado en publicaciones y bibliografía relacionadas con la innovación y el marketing, para luego comparar el modelo estudiado con un marco empírico: datos obtenidos de encuestas a consumidores, entrevistas a profesionales del sector de los dispositivos móviles, y diferentes prototipos y nuevos proyectos en este mercado. Entre esta literatura se encuentran manuales de marketing como “22 Immutable laws of Marketing” (de Al Ries & Jack Trout), publicaciones sobre el sector industrial de la tecnología y negocios: “Crossing the Chasm” de Geoffrey A. Moore y modelos de innovación entre otros como “Mastering the Dynamics of Innovation” de James M. Utterback. El tercer capítulo corresponde al estudio del marco teórico de la tesis, donde se analizará principalmente el modelo de innovación utilizado (el modelo cíclico de Utterback) y varios principios de marketing aplicados a este sector. Se plantean las bases de este modelo, la definición que el propio Utterback ofrece sobre el diseño dominante, y las 3 fases del proceso del mismo (Fluid Phase, Transitional Phase y Specific Phase), donde las empresas cambian de estrategia según las circunstancias evolutivas del dispositivo, su posición respecto el líder del mercado, o los procesos de estandarización y de costes. Por último se plantea la base para el desarrollo del diseño dominante en un ciclo evolutivo constante en el tiempo. Respecto a la parte más analítica de la tesis, el cuarto capítulo se desarrolla a partir de los datos obtenidos de las fuentes de información en el marco empírico de estudio. Se obtienen conclusiones sobre los datos realizados en ambas encuestas (en Español e Inglés) y sobre la relevancia de esta información; se estudian uno por uno hasta cuatro casos de nuevos dispositivos a corto-medio plazo en el mercado y se obtienen unas conclusiones globales sobre las entrevistas realizadas a los profesionales del sector y la relevancia de todas estas informaciones. En el quinto capítulo de la tesis se desarrolla la discusión en torno a los marcos teórico y empírico utilizados, para concluir respondiendo a las “Research Questions”, definiendo de esta manera el concepto de diseño dominante y comparando esta definición con la situación real del mercado. Se contrastan las bases del modelo de Utterback con los datos obtenidos en el capítulo cuarto, enfatizando la comparación entre las fases de este modelo con la realidad obtenida a través del estudio. Las encuestas realizadas a los consumidores se enmarcan en la segunda y tercera fase del ciclo, donde el desarrollo del diseño dominante ya está establecido y más desarrollado, mientras que las entrevistas unifican varios puntos clave a tener en cuenta en la primera y segunda fases, orientándose a las capas previas del proceso. Después se comparan uno a uno los 4 dispositivos analizados, a fin de establecer su jerarquía dentro del mercado, como posibles nuevos diseños dominantes o evoluciones especializadas de otros que ya aparecieron en el mercado con anterioridad. Así mismo, en esta parte final del estudio se comparan entre sí los resultados similares entre las tres fuentes de datos, y se analiza la veracidad de todas las fuentes consultadas. Finalmente, se han registrado en un sexto capítulo todas las referencias utilizadas en este proyecto, tanto publicaciones bibliográficas, entrevistas, citas de personajes relevantes del sector y enlaces en la red sobre noticias relevantes. En el apartado de apéndices se adjuntan tres anexos, donde se adjunta información utilizada en el caso de estudio, y la cual se ha obviado del texto principal con el objetivo de agilizar la lectura y la comprensión del mismo. Estos tres apéndices corresponden a las dos encuestas realizadas en ambos idiomas y la entrevista realizada a los profesionales del sector de los dispositivos móviles.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Optical bistable devices as sensing elements

The nonlinear optical properties of many materials and devices have been the main object of research as potential candidates for sensing in different places. Just one of these properties has been, in most of the cases, the basis for the sensing operation. As a consequence, just one parameter can be detected. In this paper, although just one property will be employed too, we will show the possibility to sense different parameters with just one type of sensor. The way adopted in this work is the use of the optical bistability obtained from different photonic structures. Because this optical bistability has a strong dependence on many different parameters the possibility to sense different inputs appears. In our case, we will report the use of some non-linear optical devices, mainly Semiconductor Optical Amplifiers, as sensing elements. Because their outputs depend on many parameters, as the incident light wavelength, polarization, intensity and direction, applied voltage and feedback characteristics, they can be employed to detect, at the same time, different type of signals. This is because the way these different signals affect to the sensor response is very different too and appears under a different set of characteristics.

Optical regeneration based on noise generated in bistable devices: going from 2R to 3R

In this paper we propose to employ an instability that occurs in bistable devices as a control signal at the reception stage to generate the clock signal. One of the adopted configurations is composed of two semiconductor optical amplifiers arranged in a cascaded structure. This configuration has an output equivalent to that obtained from Self-Electrooptic Effect Devices (SEEDs), and it can implement the main Boolean functions of two binary inputs. These outputs, obtained from the addition of two binary signals, show a short spike in the transition from "1" to "2" in the internal processing. A similar result is obtained for a simple semiconductor amplifier with bistable behavior. The paper will show how these structures may help recover clock signals in any optical transmission system

Self-beating instabilities in bistable devices

Since the observation of optical bistability by Gibbs et al., optical bistability has been the field where researchers from many fields have found a common place to work. More recently, when Ikeda and co-workers discussed the effect of a delayed feedback on instability of a ring cavity containing a non linear dielectric medium, and pointed out that the transmitted light from the ring cavity can be periodic or chaotic in time under a certain condition, optical bistable devices have shown new possibilities to be applied in many different fields. The novel phenomenon has been predicted to be observed in the hybrid optical device and has been confirmed by Gibbs et al. Moreover, as we have shown, a similar effect can be obtained when liquid crystal cells are employed as non linear element.

Instabilities In hybrid optical bistable devices with nonlinear feedback

As we have shown,several output conditions can be obtained from a hybrid optical bistable device when twisted nematic liquid crystal cells are employed as nonlinear elements.

Testing equipment for the improvement of mechanical devices to minimize damage to fruit in commercial packing lines.

Damages -reduced in fruit packing lines is a major cause of grace reduction and quality loos in fresh marks: fruit. Fruit must be treated gently during in sir handling to improve their qualityin order to get a good price in a competitive market. The correct post-hardvest handling in fruit packing lines is a prerequisite to cut down the heavy post-harvest losses. Fruit packing lines must be evaluated, studying their design, the impacts applied to the fruits, the characteristics of the materials, etc. This study establishes the possibility of carrying out modifications and tests in a packing line during a long period of time. For this purpose, an experimental fruit packing line has been designed and located in the Agricultural Engineering Department of the Polythecnic University of Madrid with the aim of improving mechanical devices and fruit handling conditions to minimize damage to fruit. The experimental line consists of several transporting belts, one rollers transporter, one sizer, one elevator, one singularizer, and three trays to receive the calibrated fruit. The line has a length of 6.15 m and a width cf 1.9 m. Movement of the different components is regulated by electric motors with variable velocity electronically controlled. The height of the transfer points is variable and can be easily modified. The experimental line has been calibrated using two instrumented spheres IS 100 (8.8 cm Ø and6.2cm Ø). Average acceleration values obtained in all the transfers of the experimental line lay under 80 g's, although there is big variation for some of them being some values above 100 g's.

Optical memory with TNLC devices (1982)

In this paper we describe a twisted nematic liquid crystal (TNLC) device structure with optical feedback capable of bistable operation and optical memory. Its structure is the conventional one as employed in hybrid optical bistability.

Inertial behavior of offshore devices

In the last years, there has been a continued growth in the number of offshore operations for handling large equipment and objects, with emphasis on installation and maintenance of devices for exploiting marine renewable energy like generators for harnessing wind, waves and currents energy. Considering the behaviour of these devices during manoeuvrings, and due to their size and by the interaction with the surrounding fluid, the effect of inertial forces and torques is very important, which requires a specific modelling. This paper especially discusses the masses and moments of inertia modelling problem, with the aim to use it in the simulation of the complex manoeuvres of these devices and in the automatic control systems designed for their offshore operations. Given the importance and complexity of the added mass modelling, a method for its early design identification, developed by the R&D Group on Marine Renewable Energy Technologies of the UPM (GITERM) and its use on special cases like emersion manoeuvres of devices from underwater to the surface will be presented.

Integration of wearable devices in a wireless sensor network for an e-health application

Applications based on Wireless Sensor Networks for Internet of Things scenarios are on the rise. The multiple possibilities they offer have spread towards previously hard to imagine fields, like e-health or human physiological monitoring. An application has been developed for its usage in scenarios where data collection is applied to smart spaces, aiming at its usage in fire fighting and sports. This application has been tested in a gymnasium with real, non-simulated nodes and devices. A Graphic User Interface has been implemented to suggest a series of exercises to improve a sportsman/woman s condition, depending on the context and their profile. This system can be adapted to a wide variety of e-health applications with minimum changes, and the user will interact using different devices, like smart phones, smart watches and/or tablets.

Microfabrication processes for microfluidic devices on a single laser Workstation: direct writing lithography on SU-8, laser ablation on polymers and mask manufacturing

We demonstrate the capability of a laser micromachining workstation for cost-effective manufacturing of a variety of microfluidic devices, including SU-8 microchannels on silicon wafers and 3D complex structures made on polyimide Kapton® or poly carbonate (PC). The workstation combines a KrF excimer laser at 248 nm and a Nd3+:YVO4 DPSS with a frequency tripled at 355 nm with a lens magnification 10X, both lasers working at a pulsed regime with nanoseconds (ns) pulse duration. Workstation also includes a high-resolution motorized XYZ-tilt axis (~ 1 um / axis) and a Through The Lens (TTL) imaging system for a high accurate positioning over a 120 x 120 mm working area. We have surveyed different fabrication techniques: direct writing lithography,mask manufacturing for contact lithography and polymer laser ablation for complex 3D devices, achieving width channels down to 13μ m on 50μ m SU-8 thickness using direct writing lithography, and width channels of 40 μm for polyimide on SiO2 plate. Finally, we have tested the use of some devices for capillary chips measuring the flow speed for liquids with different viscosities. As a result, we have characterized the presence of liquid in the channel by interferometric microscopy.

Long wave theory for experimental devices with compressed/expanded surfactant monolayers

Surfactant monolayers are of interest in a variety of phenomena, including thin film dynamics and the formation and dynamics of foams. Measurement of surface properties has received a continuous attention and requires good theoretical models to extract the relevant physico- chemical information from experimental data. A common experimental set up consists in a shallow liquid layer whose free surface is slowly com- pressed/expanded in periodic fashion by moving two slightly immersed solid barriers, which varies the free surface area and thus the surfactant concentration. The simplest theory ignores the fluid dynamics in the bulk fluid, assuming spatially uniform surfactant concentration, which requires quite small forcing frequencies and provides reversible dynamics in the compression/expansion cycles. Sometimes, it is not clear whether depar- ture from reversibility is due to non-equilibrium effects or to the ignored fluid dynamics. Here we present a long wave theory that takes the fluid dynamics and the symmetries of the problem into account. In particular, the validity of the spatially-uniform-surfactant-concentration assumption is established and a nonlinear diffusion equation is derived. This allows for calculating spatially nonuniform monolayer dynamics and uncovering the physical mechanisms involved in the surfactant behavior. Also, this analysis can be considered a good means for extracting more relevant information from each experimental run.

Nonlinear Dynamics in experimental devices with compressed/expanded surfactant monolayers

A theory is provided for a common experimental set up that is used to measure surface properties in surfactant monolayers. The set up consists of a surfactant monolayer (over a shallow liquid layer) that is compressed/expanded in a periodic fashion by moving in counter-phase two parallel, slightly immersed solid barriers, which vary the free surface area and thus the surfactant concentration. The simplest theory ignores the fluid dynamics in the bulk fluid, assuming spatially uniform surfactant concentration, which requires quite small forcing frequencies and provides reversible dynamics in the compression/expansion cycles. In this paper, we present a long-wave theory for not so slow oscillations that assumes local equilibrium but takes the fluid dynamics into account. This simple theory uncovers the physical mechanisms involved in the surfactant behavior and allows for extracting more information from each experimental run. The conclusion is that the fluid dynamics cannot be ignored, and that some irreversible dynamics could well have a fluid dynamic origin

Active Optical Sensors for Tree Stem Detection and Classification in Nurseries.

Active optical sensing (LIDAR and light curtain transmission) devices mounted on a mobile platform can correctly detect, localize, and classify trees. To conduct an evaluation and comparison of the different sensors, an optical encoder wheel was used for vehicle odometry and provided a measurement of the linear displacement of the prototype vehicle along a row of tree seedlings as a reference for each recorded sensor measurement. The field trials were conducted in a juvenile tree nursery with one-year-old grafted almond trees at Sierra Gold Nurseries, Yuba City, CA, United States. Through these tests and subsequent data processing, each sensor was individually evaluated to characterize their reliability, as well as their advantages and disadvantages for the proposed task. Test results indicated that 95.7% and 99.48% of the trees were successfully detected with the LIDAR and light curtain sensors, respectively. LIDAR correctly classified, between alive or dead tree states at a 93.75% success rate compared to 94.16% for the light curtain sensor. These results can help system designers select the most reliable sensor for the accurate detection and localization of each tree in a nursery, which might allow labor-intensive tasks, such as weeding, to be automated without damaging crops.