Realización de un procedimiento para la medida del coeficiente de absorción sonora normal

El objetivo de este trabajo es la elaboración de un procedimiento para la medida del coeficiente de absorción sonora normal en un tubo de impedancia. Para ello se han estudiado los fundamentos básicos de la ecuación de ondas y sus soluciones. Se han considerado las soluciones pertinentes que describen el comportamiento de una onda sonora dentro de un tubo rígido. Se ha considerado también la teoría básica de funciones de transferencia. Estas teorías son claves a la hora de poder desarrollar el procedimiento de medida, ya que el coeficiente de absorción acústica se obtendrá con la ayuda de un tubo de impedancias que mide las funciones de transferencia entre dos posiciones de micrófonos incorporados en una de las caras del tubo. La utilización de esta técnica tiene como principal ventaja, la necesidad de poco espacio en un laboratorio y el empleo de muestras pequeñas de material. La implementación de los visto teóricamente a su aplicación práctica se ha hecho a través de un procedimiento de medida que sigue la Norma UNE-EN ISO 10534-2 (2002) “Determinación del coeficiente de absorción sonoro y la impedancia en tubos de impedancia Parte 2: método función de transferencia”. El valor del coeficiente de absorción se puede obtener a través de una instrumentación específica y un programa computador. Para poder validar los cálculos que realiza el programa utilizado, se ha realizado una batería de medidas del coeficiente de absorción a diferentes tipos de materiales acústicos, y los cálculos se han hecho por la vía del programa y por la vía de una hoja de cálculo. Como parte del procedimiento de medida se ha calculado la incertidumbre en las medidas. En definitiva se pretende contribuir con este trabajo a establecer un procedimiento de medida del comportamiento acústico de diversos materiales. SUMMARY. The aim of this work is the development of a procedure for measuring the sound absorption coefficient normal of an impedance tube. To this end we have studied the basics of the wave equation and its solutions. We have considered the relevant solutions that describe the behavior of a sound wave in a rigid tube. It has also considered the basic theory of transfer functions. These theories are key when we want to develop the measurement method, since the absorption coefficient is obtained with the aid of an impedance tube measuring transfer functions between two positions of microphones incorporated into one side of the tube. The use of this technique has the main advantage, the need of little space on a laboratory and use of small samples of material. The implementation of theoretically seen to his practical application has been made through a measurement procedure following the UNE-EN ISO 10534-2 (2002) "Determination of sound absorption coefficient and impedance in impedance tubes Part 2 : transfer function method ". The value of the absorption coefficient can be obtained through a specific instrumentation and computer software. In order to validate the calculations performed by the program used, there has been realized a series of measures of the absorption coefficient at different types of acoustical materials, and calculations were made by means of the program and by means of a spreadsheet. As part of the measurement procedure has been estimated uncertainty in the measurements. Ultimately it’s tried to contribute with this work to establish a procedure measuring the acoustic behavior of various materials.

Modelo para el Diseño y Evaluación del Impacto en el Desarrollo Humano en Proyectos de Energías Renovables y Eficiencia Energética

Hoy en día, la gran dependencia de los países industrializados de los combustibles fósiles para cubrir su demanda energética genera anualmente una enorme cantidad de emisiones de gases de efecto invernadero (GEI), provocando unos efectos negativos muy serios para el ser humano y su entorno. Al mismo tiempo, 1400 millones de personas, principalmente habitantes de países en desarrollo, viven sin acceso a la energía moderna, obstaculizando su desarrollo social y económico, y constituyendo una barrera importante para el logro de los Objetivos de Desarrollo del Milenio. Por eso, la energía es uno de los retos más importantes y urgentes a los que se enfrenta el mundo en la actualidad. Por cuestiones de equidad, es necesario extender el acceso a la energía moderna a las poblaciones que carecen de él, pero, si las tecnologías adoptadas para acelerar el acceso a la energía tienen un importante impacto ambiental, se agravarán los problemas ambientales y, en particular, aquellos relacionados con el cambio climático. Las iniciativas basadas en las energías renovables y la eficiencia energética se presentan como una solución con un importante potencial para resolver este desafío. Por un lado, estas tecnologías pueden sustituir a las mayoritariamente utilizadas en los países industrializados, basadas en recursos no renovables y contaminantes, ayudando así a reducir las emisiones de GEI. A su vez, pueden ser la base en la que se fundamenten los modelos energéticos de los países en desarrollo para extender el acceso a la energía a sus poblaciones. Poco a poco, los países llamados desarrollados y aquéllos emergentes han ido incorporando estas tecnologías alternativas dentro de sus matrices energéticas, y se espera que se produzca un aumento de su presencia en los próximos años. Sin embargo, en los países en desarrollo, la introducción de las energías renovables y eficiencia energética ha sido tradicionalmente más complicada. Al mismo tiempo, son cada vez más los estudios y experiencias que han concluido que una energía sostenible y accesible es necesaria para reducir la pobreza, el hambre y la malnutrición, mejorar la salud, incrementar los niveles de alfabetización y educación, y mejorar significativamente la vida de las mujeres y los niños. Por eso, las iniciativas basadas en energías renovables y eficiencia energética cada vez van teniendo con más frecuencia como destinatarios los países más empobrecidos. Gracias a ellas, además de contar con acceso a una energía sostenible y respetuosa con el medio ambiente, las poblaciones gozan de acceso a otros servicios como procesar alimentos y conservarlos por mayores períodos de tiempo, bombear agua, planificar una industria, dar servicio a centros sanitarios, transportar bienes y personas ,tener acceso a medios de comunicación y entretenimiento, etc. Sin embargo, aunque son muchas las mejoras que los proyectos energéticos pueden producir en las condiciones de vida de las comunidades receptoras, la experiencia muestra que existe un número importante de proyectos que no están contribuyendo a generar desarrollo como su potencial hacía esperar. Entre las diferentes razones que pueden explicar este “fracaso”, se encuentra el hecho de que no se han incluido todos los potenciales impactos en el desarrollo humano local desde las etapas de diseño del proyecto, y tampoco se han monitoreado su evolución. Para dar respuesta a esta situación, el presente trabajo desarrolla una metodología flexible, basada en un sistema de principios, criterios e indicadores, que permite diseñar y posteriormente evaluar los impactos que un determinado proyecto de energías renovables y eficiencia energética tiene sobre las condiciones de vida de las comunidades en las que se implementa, de forma que estos impactos puedan ser alcanzados. El trabajo recoge también una serie de casos de estudio en los que se ha aplicado la metodología: ocho proyectos vinculados a energías renovables y/o eficiencia energética situados en Senegal, basados tecnologías y escalas diferentes, implementados por distintos tipos de organismos y enmarcados en contextos diferentes. Esto es una prueba de la capacidad de adaptación y la flexibilidad con la que ha sido diseñada la metodología. La metodología se basa en una batería de indicadores, que contemplan todos los potenciales impactos que los proyectos de Energías Renovables y Eficiencia Energética pueden tener sobre las condiciones de vida de las comunidades donde se implementan. Los indicadores están agrupados por criterios, y éstos, a su vez, en cuatro principios (o dimensiones), los cuales marcan el objetivo y el alcance del modelo: Económico, Social, Ambiental y de Empoderamiento. La evaluación realizada en los ocho proyectos en Senegal ha permitido identificar factores que son determinantes para que los proyectos produzcan o no todas las potenciales contribuciones al desarrollo humano de las poblaciones receptoras. Algunos de los factores de éxito detectados han sido la elección de soluciones energéticas que utilicen tecnologías sencillas, que facilitan la apropiación por parte de la población receptora y las tareas de mantenimiento y la implicación de actores provenientes de diferentes sectores (público, privado y tercer sector), que trabajen en colaboración desde el inicio. Entre los factores de fracaso, se encuentra el hecho de que los procesos de participación y consulta no se han realizado de una forma adecuada, haciendo que los proyectos no respondan a las necesidades de la población local y no se tengan en cuenta las situaciones especificas de algunos grupos vulnerables, como las mujeres. Además, a menudo no se ha producido una verdadera transferencia de tecnología, por la escasa apropiación por parte de la población receptora y tampoco se han hecho estudios de las capacidades y voluntades de pago por los nuevos servicios energéticos, afectando muy negativamente a la sostenibilidad económica de las instalaciones. La metodología de evaluación y los casos de estudio presentados en el trabajo pretenden contribuir a mejorar la contribución de los proyectos de EERR y EE al desarrollo humano, y pueden ser un recurso útil para empresas, ONG y administraciones públicas involucradas en el ámbito de la Energía y en los países en desarrollo.

Integración del descodificador OpenSVC en el DSP del OMAP3530

Hoy en día el uso de dispositivos portátiles multimedia es ya una realidad totalmente habitual. Además, estos dispositivos tienen una capacidad de cálculo y unos recursos gráficos y de memoria altos, tanto es así que por ejemplo en un móvil se pueden reproducir vídeos de muy alta calidad o tener capacidad para manejar entornos 3D. El precio del uso de estos recursos es un mayor consumo de batería que en ocasiones es demasiado alto y acortan en gran medida la vida de la carga útil de la batería. El Grupo de Diseño Electrónico y Microelectrónico de la Universidad Politécnica de Madrid ha abierto una línea de trabajo que busca la optimización del consumo de energía en este tipo de dispositivos, concretamente en el ámbito de la reproducción de vídeo. El enfoque para afrontar la solución del problema se basa en obtener un mayor rendimiento de la batería a costa de disminuir la experiencia multimedia del usuario. De esta manera, cuando la carga de la batería esté por debajo de un determinado umbral mientras el dispositivo esté reproduciendo un vídeo de alta calidad será el dispositivo quien se autoconfigure dinámicamente para consumir menos potencia en esta tarea, reduciendo la tasa de imágenes por segundo o la resolución del vídeo que se descodifica. Además de lo citado anteriormente se propone dividir la descodificación y la representación del vídeo en dos procesadores, uno de propósito general y otro para procesado digital de señal, con esto se consigue que tener la misma capacidad de cálculo que con un solo procesador pero a una frecuencia menor. Para materializar la propuesta se usará la tarjeta BeagleBoard basada en un procesador multinúcleo OMAP3530 de Texas Instrument que contiene dos núcleos: un ARM1 Cortex-A8 y un DSP2 de la familia C6000. Este procesador multinúcleo además permite modificar la frecuencia de reloj y la tensión de alimentación dinámicamente para conseguir reducir de este modo el consumo del terminal. Por otro lado, como reproductor de vídeos se utilizará una versión de MPlayer que integra un descodificador de vídeo escalable que permite elegir dinámicamente la resolución o las imágenes por segundo que se decodifican para posteriormente mostrarlas. Este reproductor se ejecutará en el núcleo ARM pero debido a la alta carga computacional de la descodificación de vídeos, y que el ARM no está optimizado para este tipo de procesado de datos, el reproductor debe encargar la tarea de la descodificación al DSP. El objetivo de este Proyecto Fin de Carrera consiste en que mientras el descodificador de vídeo está ejecutándose en el núcleo DSP y el Mplayer en el núcleo ARM del OMAP3530 se pueda elegir dinámicamente qué parte del vídeo se descodifica, es decir, seleccionar en tiempo real la calidad o capa del vídeo que se quiere mostrar. Haciendo esto, se podrá quitar carga computacional al núcleo ARM y asignársela al DSP el cuál puede procesarla a menor frecuencia para ahorrar batería. 1 ARM: Es una arquitectura de procesadores de propósito general basada en RISC (Reduced Instruction Set Computer). Es desarrollada por la empresa inglesa ARM holdings. 2 DSP: Procesador Digital de Señal (Digital Signal Processor). Es un sistema basado en procesador, el cual está orientado al cálculo matemático a altas velocidad. Generalmente poseen varias unidades aritmético-lógicas (ALUs) para conseguir realizar varias operaciones simultáneamente. SUMMARY. Nowadays, the use of multimedia devices is a well known reality. In addition, these devices have high graphics and calculus performance and a lot of memory as well. In instance, we can play high quality videos and 3D environments in a mobile phone. That kind of use may increase the device's power consumption and make shorter the battery duration. Electronic and Microelectronic Design Group of Technical University of Madrid has a research line which is looking for optimization of power consumption while these devices are playing videos. The solution of this trouble is based on taking more advantage of battery by decreasing multimedia user experience. On this way, when battery charge is under a threshold while device is playing a high quality video the device is going to configure itself dynamically in order to decrease its power consumption by decreasing frame per second rate, video resolution or increasing the noise in the decoded frame. It is proposed splitting decoding and representation tasks in two processors in order to have the same calculus capability with lower frecuency. The first one is specialized in digital signal processing and the other one is a general purpose processor. In order to materialize this proposal we will use a board called BeagleBoard which is based on a multicore processor called OMAP3530 from Texas Instrument. This processor includes two cores: ARM Cortex-A8 and a TMS320C64+ DSP core. Changing clock frequency and supply voltage is allowed by OMAP3530, we can decrease the power consumption on this way. On the other hand, MPlayer will be used as video player. It includes a scalable video decoder which let us changing dynamically the resolution or frames per second rate of the video in order to show it later. This player will be executed by ARM core but this is not optimized for this task, for that reason, DSP core will be used to decoding video. The target of this final career project is being able to choose which part of the video is decoded each moment while decoder is executed by DSP and Mplayer by ARM. It will be able to change in real time the video quality, resolution and frames per second that user want to show. On this way, reducing the computational charge within the processor will be possible.

Correlación entre señales de audio multi-microfónicas

Este proyecto pretende mostrar los desfases existentes entre señales de audio obtenidas de la misma fuente en distintos puntos distanciados entre sí. Para ello nos basamos en el análisis de la correlación de las señales de audio multi-microfónicas, para determinar los retrasos entre dichas señales. Durante las de tres partes diferentes que conforman este proyecto, explicaremos el dónde, cómo y por qué se produce este efecto en este tipo de señales. En la primera se presentan algunos de los conceptos teóricos necesarios para entender el desarrollo posterior, tales como la coherencia y correlación entre señales, los retardos de fase y la importancia del micro-tiempo. Además se explican diversas técnicas microfónicas que se utilizarán en la tercera parte. A lo largo de la segunda, se presenta el software desarrollado para determinar y corregir el retraso entre las señales que se deseen analizar. Para ello se ha escogido la herramienta de programación Matlab, ya que ha sido la más utilizada en la mayoría de las asignaturas que componen la titulación y por ello se posee el suficiente dominio de la misma. Además de presentar el propio software, al final de esta parte hay un manual de usuario del mismo, en el que se explica el manejo para posibles usos futuros por parte de otras personas interesadas. En la última parte se demuestra en varios casos reales, el estudio de la alineación de tomas multi-microfónicas en las cuales se produce en efecto que se intenta detectar y corregir. Aquí se realizan tres estudios de dicho fenómeno. En el primero se emplean señales digitales internas, concretamente ruido blanco, retrasando algunas muestras dichas señales unas de otras, para luego analizarlas con el software desarrollado y comprobar la eficacia del mismo. En el segundo se analizan la señales de audio obtenidas en el estudio de grabación de varios grupos de música moderna, mostrando los resultados del empleo del software en algunas de ellas, tales como las tomas de batería, bajo y guitarra. En el tercero se analizan las señales de audio obtenidas fuera del estudio de grabación, en donde no se dispone de las supuestas condiciones ideales que se tienen en el entorno que rodea a un estudio de grabación (acústicamente hablando). Se utilizan algunas de las técnicas microfónicas explicadas en el último apartado de la parte dedicada a los conceptos teóricos, para la grabación de una orquesta sinfónica, para luego analizar el efecto buscado mediante nuestro software, presentando los resultados obtenidos. De igual manera se realiza en el estudio con una agrupación coral de cuatro voces dentro de una Iglesia. ABSTRACT This project aims to show delays between audio signals obtained from the same source at diferent points spaced apart. To do this we rely on the analysis of the correlation of multi-microphonic audio signals, to determine the delay between these signals. During three diferent parts that make up this project, we will explain where, how and why this effect occurs in this type of signals. At the first part we present some of the theoretical concepts necessary to understand the subsequent development, such as coherence and correlation between signals, phase delays and the importance of micro-time. Also explains several microphone techniques to be used in the third part. During the second, it presents the software developed to determine and correct the delay between the signals that are desired to analyze. For this we have chosen the programming software Matlab , as it has been the most used in the majority of the subjects in the degree and therefore has suficient command of it. Besides presenting the software at the end of this part there is a user manual of it , which explains the handling for future use by other interested people. The last part is shown in several real cases, the study of aligning multi- microphonic sockets in which it is produced in effect trying to detect and correct. This includes three studies of this phenomenon. In the first internal digital signals are used, basically white noise, delaying some samples the signals from each other, then with software developed analyzing and verifying its efectiveness. In the second analyzes the audio signals obtained in the recording studio several contemporary bands, showing the results of using the software in some of them, such as the taking of drums, bass and guitar. In the third analyzes audio signals obtained outside the recording studio, where there are no ideal conditions alleged to have on the environment surrounding a recording studio (acoustically speaking). We use some of the microphone techniques explained in the last paragraph of the section on theoretical concepts, for the recording of a symphony orchestra, and then analyze the effect sought by our software, presenting the results. Similarly, in the study performed with a four-voice choir in a church.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Un modelo de encaminamiento en las redes móviles ad hoc con QoS

En la última década ha aumentado en gran medida el interés por las redes móviles Ad Hoc. La naturaleza dinámica y sin infraestructura de estas redes, exige un nuevo conjunto de algoritmos y estrategias para proporcionar un servicio de comunicación fiable extremo a extremo. En el contexto de las redes móviles Ad Hoc, el encaminamiento surge como una de las áreas más interesantes para transmitir información desde una fuente hasta un destino, con la calidad de servicio de extremo a extremo. Debido a las restricciones inherentes a las redes móviles, los modelos de encaminamiento tradicionales sobre los que se fundamentan las redes fijas, no son aplicables a las redes móviles Ad Hoc. Como resultado, el encaminamiento en redes móviles Ad Hoc ha gozado de una gran atención durante los últimos años. Esto ha llevado al acrecentamiento de numerosos protocolos de encaminamiento, tratando de cubrir con cada uno de ellos las necesidades de los diferentes tipos de escenarios. En consecuencia, se hace imprescindible estudiar el comportamiento de estos protocolos bajo configuraciones de red variadas, con el fin de ofrecer un mejor encaminamiento respecto a los existentes. El presente trabajo de investigación muestra precisamente una solución de encaminamiento en las redes móviles Ad Hoc. Dicha solución se basa en el mejoramiento de un algoritmo de agrupamiento y la creación de un modelo de encaminamiento; es decir, un modelo que involucra la optimización de un protocolo de enrutamiento apoyado de un mecanismo de agrupación. El algoritmo mejorado, denominado GMWCA (Group Management Weighted Clustering Algorithm) y basado en el WCA (Weighted Clustering Algorithm), permite calcular el mejor número y tamaño de grupos en la red. Con esta mejora se evitan constantes reagrupaciones y que los jefes de clústeres tengan más tiempo de vida intra-clúster y por ende una estabilidad en la comunicación inter-clúster. En la tesis se detallan las ventajas de nuestro algoritmo en relación a otras propuestas bajo WCA. El protocolo de enrutamiento Ad Hoc propuesto, denominado QoS Group Cluster Based Routing Protocol (QoSG-CBRP), utiliza como estrategia el empleo de clúster y jerarquías apoyada en el algoritmo de agrupamiento. Cada clúster tiene un jefe de clúster (JC), quien administra la información de enrutamiento y la envía al destino cuando esta fuera de su área de cobertura. Para evitar que haya constantes reagrupamientos y llamados al algoritmo de agrupamiento se consideró agregarle un jefe de cluster de soporte (JCS), el que asume las funciones del JC, siempre y cuando este haya roto el enlace con los otros nodos comunes del clúster por razones de alejamiento o por desgaste de batería. Matemáticamente y a nivel de algoritmo se han demostrado las mejoras del modelo propuesto, el cual ha involucrado el mejoramiento a nivel de algoritmo de clustering y del protocolo de enrutamiento. El protocolo QoSG-CBRP, se ha implementado en la herramienta de simulación Network Simulator 2 (NS2), con la finalidad de ser comparado con el protocolo de enrutamiento jerárquico Cluster Based Routing Protocol (CBRP) y con un protocolo de enrutamiento Ad Hoc reactivo denominado Ad Hoc On Demand Distance Vector Routing (AODV). Estos protocolos fueron elegidos por ser los que mejor comportamiento presentaron dentro de sus categorías. Además de ofrecer un panorama general de los actuales protocolos de encaminamiento en redes Ad Hoc, este proyecto presenta un procedimiento integral para el análisis de capacidades de la propuesta del nuevo protocolo con respecto a otros, sobre redes que tienen un alto número de nodos. Estas prestaciones se miden en base al concepto de eficiencia de encaminamiento bajo parámetros de calidad de servicio (QoS), permitiendo establecer el camino más corto posible entre un nodo origen y un nodo destino. Con ese fin se han realizado simulaciones con diversos escenarios para responder a los objetivos de la tesis. La conclusiones derivadas del análisis de los resultados permiten evaluar cualitativamente las capacidades que presenta el protocolo dentro del modelo propuesto, al mismo tiempo que avizora un atractivo panorama en líneas futuras de investigación. ABSTRACT In the past decade, the interest in mobile Ad Hoc networks has greatly increased. The dynamic nature of these networks without infrastructure requires a new set of algorithms and strategies to provide a reliable end-to-end communication service. In the context of mobile Ad Hoc networks, routing emerges as one of the most interesting areas for transmitting information from a source to a destination, with the quality of service from end-to-end. Due to the constraints of mobile networks, traditional routing models that are based on fixed networks are not applicable to Ad Hoc mobile networks. As a result, the routing in mobile Ad Hoc networks has experienced great attention in recent years. This has led to the enhancement of many routing protocols, trying to cover with each one of them, the needs of different types of scenarios. Consequently, it is essential to study the behavior of these protocols under various network configurations, in order to provide a better routing scheme. Precisely, the present research shows a routing solution in mobile Ad Hoc networks. This solution is based on the improvement of a clustering algorithm, and the creation of a routing model, ie a model that involves optimizing a routing protocol with the support of a grouping mechanism. The improved algorithm called GMWCA (Group Management Weighted Clustering Algorithm) and based on the WCA (Weighted Clustering Algorithm), allows to calculate the best number and size of groups in the network. With this enhancement, constant regroupings are prevented and cluster heads are living longer intra-cluster lives and therefore stability in inter-cluster communication. The thesis details the advantages of our algorithm in relation to other proposals under WCA. The Ad Hoc routing protocol proposed, called QoS Group Cluster Based Routing Protocol (QoSG-CBRP), uses a cluster-employment strategy and hierarchies supported by the clustering algorithm. Each cluster has a cluster head (JC), who manages the routing information and sends it to the destination when is out of your coverage area. To avoid constant rearrangements and clustering algorithm calls, adding a support cluster head (JCS) was considered. The JCS assumes the role of the JC as long as JC has broken the link with the other nodes in the cluster for common restraining reasons or battery wear. Mathematically and at an algorithm level, the improvements of the proposed model have been showed, this has involved the improvement level clustering algorithm and the routing protocol. QoSG-CBRP protocol has been implemented in the simulation tool Network Simulator 2 (NS2), in order to be compared with the hierarchical routing protocol Cluster Based Routing Protocol (CBRP) and with the reactive routing protocol Ad Hoc On Demand Distance Vector Routing (AODV). These protocols were chosen because they showed the best individual performance in their categories. In addition to providing an overview of existing routing protocols in Ad Hoc networks, this project presents a comprehensive procedure for capacity analysis of the proposed new protocol with respect to others on networks that have a high number of nodes. These benefits are measured based on the concept of routing efficiency under the quality of service (QoS) parameters, thus allowing for the shortest possible path between a source node and a destination node. To meet the objectives of the thesis, simulations have been performed with different scenarios. The conclusions derived from the analysis of the results to assess qualitatively the protocol capabilities presented in the proposed model, while an attractive scenario for future research appears.

La ciudad de abajo arriba. Aportaciones a la práctica y la teoría el urbanismo participativo

El artículo constituye la presentación de un número monográfico de la revistsa Habitat Y Sociedad dedicado al urbanismo participativo, de cuya coordinación edición se han encargado los autores. Lo que se intenta en este número es vincular estrechamente la reflexión sobre la forma en que se toman y se deben tomar las decisiones que competen a lo urbano y aquellos temas de sostenibilidad urbana que el actual panorama de crisis global ha contribuido a revelar como claves: la regeneración urbana integral; el control del crecimiento urbano; la adecuación de las tipologías de vivienda a la riqueza y diversidad de modelos y perfiles sociales; la vitalización del espacio público como escenario privilegiado de la vida ciudadana y la incorporación de la lógica metabólica de flujos de energía, materia y residuos a la ordenación urbana. Todos y cada uno de estos temas clave requieren de nuevas formas de entender la planificación. La cosecha de artículos que se presenta en este monográfico se articula en términos generales en torno a dos ejes: el primero centrado en las experiencias emergentes a cargo principalmente de jóvenes profesionales y dentro de tres de los temas clave identificados, a saber, la regeneración urbana, la vivienda flexible y la agricultura urbana; y un segundo eje que pretende dar cuenta de los resultados obtenidos en aquellos territorios pioneros, como es el caso de Cataluña, donde la participación ha pasado a formar parte desde fecha relativamente reciente de la batería de herramientas normativas y legislativas asociadas al planeamiento urbanístico.

Accesibilidad y mejora de un sistema Web e implementación de RSS para avisos

El presente Trabajo de Fin de Grado se enmarca dentro del sistema web de la asignaturade Procesadores de Lenguajes perteneciente al departamento de Lenguajes y Sistemas Informáticos e Ingeniería de Software de la Escuela Técnica Superior de Ingenieros Informáticos de la Universidad Politécnica de Madrid. Este Trabajo consta de varias líneas de desarrollo, que se engloban dentro de dicho marco y surgen de la necesidad de mejorar el sistema para hacer que éste sea accesible a todo tipo de usuarios, y a la vez se mantenga actualizado según las tecnologías más recientes. En primer lugar, el presente Trabajo se centra en estudiar la accesibilidad de la web de la asignatura de Procesadores de Lenguajes siguiendo las Pautas de Accesibilidad al Contenido en la Web (Web Content Accessibility Guidelines, WCAG) en su segunda versión (2.0). Para ello, se ha llevado a cabo un informe detallado que recoge los resultados de este estudio sobre los criterios de aceptación de las WCAG, y posteriormente se han implementado los cambios necesarios para solucionar los criterios erróneos detectados. De esta manera se puede asegurar que la web es accesible para personas con distintos tipos de discapacidad. Así mismo, y siguiendo el criterio de conseguir una web más accesible, se ha adaptado el sistema a tecnologías más recientes. En el momento de empezar el Trabajo, el sistema web contaba con una serie de páginas estáticas (XHTML 1.1 + CSS 2.1) y una serie de páginas dinámicas (XHTML 1.1 + CSS 2.1 + PHP + MySQL). Estas páginas han sido actualizadas a sus versiones más recientes (HTML 5 y CSS 3). La web cuenta también con un sistema de creación de grupos de prácticas que facilita su gestión tanto a profesores como a alumnos, además de facilitar el alta de los estudiantes de la asignatura. El sistema posee además un módulo de administración para que el personal docente pueda gestionarlo. Sobre este sistema web implantado en la actualidad, se ha realizado una batería de pruebas para garantizar su correcto funcionamiento, y se han corregido todos los errores detectados durante dicho proceso. Al mismo tiempo, se han implementado nuevas funcionalidades que han ido surgiendo desde la creación del sistema hasta el momento presente. Por último, se ha desarrollado un sistema de avisos RSS que permite a los alumnos de la asignatura permanecer al corriente de los avisos y noticias publicados en el tablón de anuncios de la web. Este sistema de avisos RSS servirá también para otros sitios web del Centro que utilicen el tablón de avisos multipropósito y podrá ser visualizado tanto en inglés como en español. ---ABSTRACT---The present final year project is set within the framework of the subject “Procesadores de Lenguajes”, that belongs to the “Computer Languages and Systems and Software Engineering” department of the Escuela Técnica Superior de Ingenieros Informáticos of the Polytechnic University of Madrid. This study is divided in several angles of development that are included inside the abovementioned framework. They all emerge from the necessity of upgrading the system in order to make it accessible to everybody and the same time bringing it up to date to the latest technologies. First of all, it is focused on the study of the accessibility of the web site of the subject Procesadores de Lenguajes, following the second version of the Web Content Accessibility Guidelines (WCAG 2.0). In order to do this, an in-depth report containing the results of the study on the acceptance criteria of the WCAG has been developed. Right afterwards, necessary changes were implemented to correct the erroneous criteria detected. Similarly, and following the criteria of achieving a more accessible web site, the system has been adapted to updated technologies. At the start point, the web system consisted in a series of static pages (XHTML 1.1 + CSS 2.1) and a series of dynamic ones (XHTML 1.1 + CSS 2.1 + PHP + MySQL). These pages have been updated to their latest versions (HTML 5 and CSS 3). The web site has a system for the creation of working groups that makes their management easier, both for the teachers and for the students, as well as the registration process. The teaching staff can also manage the system through the administration module. Over the current web system, sets of several tests have taken place in order to guarantee its correct functioning and all the errors that appeared have been corrected. Likewise, new functionalities have been implemented, and those have been arising since the creation of the system till the present time. Finally, an RSS alert system has been developed, allowing students to keep updated on the news and alerts published in the website noticeboard. This RSS alert system will be shared with other websites of the School using the multipurpose noticeboard, and will be available both in Spanish and English.

Cadena de valor de papas nativas (Solanum andigenum sp.) en la provincia de Jauja, Perú

La Asamblea General de la ONU, a solicitud del gobierno peruano, declara en el año 2008 el Año Internacional de la Papa, (AIP). Desde el año 2005, el gobierno peruano ha puesto en marcha estrategias en torno a la importancia de la papa, como la declaración del 30 de Mayo como el Día Nacional de la Papa. El año 2014 es declarado por la FAO, (Food and Agriculture Organization of the United Nations), Año Internacional de la Agricultura Familiar, con un enfoque compartido por esta Tesis Doctoral en el apoyo a la familia campesina peruana. El gobierno peruano utiliza las cadenas de valor como una estrategia de promoción de desarrollo sostenible, que ha permitido contribuir a la inclusión social y económica de productores pobres de zonas alto andinas, como las localizadas en la mancomunidad municipal del Yacus, (MMY), provincia de Jauja, departamento de Junín. Esta estrategia, en la que el mercado incorpora a los pequeños agricultores de las zonas altas de los Andes, (que disponen de recursos económicos muy bajos), en procesos productivos rentables, implica una serie de cambios a realizar, como la transformación de los patrones de producción tradicional hacia aquellos productos o servicios que tienen demanda en el mercado, o la variación de la mentalidad del agricultor pequeño hacia una concepción empresarial de su producción. (Fabián, 2013). Por otra parte, la sostenibilidad de las cadenas de valor depende del eslabón más débil, lo que obliga a conocer la situación de todos los eslabones para poder integrar y reforzar la cadena. Se requiere un sistema de transparencia adecuado que facilite el flujo de la información entre los distintos eslabones. (Briz et al., 2012). Además, el establecimiento de la cadena de valor debe hacerse con cuidado, ya que la eficacia y supervivencia de las empresas están cada vez más ligadas a la cadena de valor a la que pertenece y a la coordinación de la misma. (Briz, 2011). En esta situación, adquiere importancia el estudio de la cadena de valor de la papa nativa, para una vez establecidas sus características, poder determinar la viabilidad o no de una cadena de valor de este producto que repercuta parte de la riqueza generada en los pequeños agricultores alto andinos, e incluso, de su extensión hasta España. Existen estudios sobre las papas nativas, realizadas por diferentes universidades de distintos países, e incluso, de diferentes continentes. Sin embargo, la mayoría de los estudios se centran en la mejora de la producción de la papa nativa. La novedad de la investigación realizada en la presente Tesis Doctoral radica en el estudio de la viabilidad de la comercialización de la papa nativa, mediante el establecimiento de una cadena de valor que se inicie en la provincia de Jauja, Perú, y finalice tanto en los mercados peruanos de las regiones de Junín y Lima, como en España. El objetivo planteado en esta investigación es la mejora de las condiciones económicas y sociales de las comunidades agrícolas de la provincia de Jauja en el Perú, así como fomentar su desarrollo tecnológico e industrial, mediante el fomento de la cadena de valor de la papa nativa y sus derivados. Se establecen como objetivos específicos la caracterización de los eslabones de la cadena de valor de la papa nativa y sus derivados en la provincia de Jauja del Perú y en España, de manera que se determine el valor agregado en los mismos; el fortalecimiento de las organizaciones de productores de papas nativas para la comercialización de sus producciones y para el fomento de la cultura empresarial; y el desarrollo de una cadena de comercialización papas nativas y sus derivados con origen en la Provincia de Jauja, Perú, y que finalice en España, con la venta al consumidor español. Para alcanzar estos objetivos la metodología utilizada es la cadena de valor agroalimentaria, utilizando como herramientas de análisis el análisis DAFO de la cadena de valor de la papa nativa. Las fuentes de información primarias utilizadas proceden en parte del proyecto de cooperación de UPM, “Mejora de la cadena de valor de la patata andina como impulso al desarrollo rural. Caso de tres Comunidades Campesinas en la Provincia de Jauja del Perú”, en el que participó el doctorando, y en parte proceden de la batería de encuestas específicamente diseñadas para los diferentes eslabones de la cadena de valor de la papa nativa. Las fuentes de información secundarias proceden de artículos académicos publicados, de artículos publicados por revistas especializadas del sector y de informes realizados por diferentes instituciones gubernamentales, tanto españolas como peruanas. Las conclusiones de la investigación son las siguientes. La creación de la mancomunidad del Yacus ha beneficiado a los pequeños agricultores. Estos consiguen mejores condiciones de venta y mejores precios para sus productos, lo que repercute en la mejora de sus condiciones de vida. Estas mejoras en las condiciones de venta de los productos se deben a su pertenencia a una cadena de valor de papa nativa que está funcionando de forma eficaz. Las empresas consideradas para constituir la cadena de valor han mostrado interés por formar parte de ella: los campesinos para obtener mejores precios por sus productos y unas mejores condiciones de venta; los distribuidores para asegurarse una calidad determinada de unas variedades fijas de papa nativa; la industria transformadora por disponer de un suministro de producto adecuado al derivado de papa nativa correspondiente, (hojuelas, tunta, etc.); las empresas exportadoras para tener suministro garantizado de los productos que ellos requieren en los volúmenes adecuados. Es una situación ventajosa para todas las empresas participantes. A pesar de trabajar con un producto tradicional, la cadena de valor de la papa nativa presenta innovación en los productos comercializados, tanto en la papa nativa fresca como en sus derivados, en los formatos de los productos, en la red de distribución, en las instituciones peruanas y en el consumidor final. Se percibe una demanda de papa nativa y de sus productos derivados en aquellos países donde existen comunidades de latinoamericanos que han emigrado de sus países de origen. España está entre los países que han acogido a un importante número de personas de origen latinoamericano. A pesar de la fuerte crisis económica sufrida por España, que ha llevado consigo la vuelta a sus países de origen de parte de su comunidad latinoamericana, el tamaño de esta población sigue siendo importante. Esta población demanda productos originarios de sus propios países, y los consumirían de forma frecuente si los precios son adecuados a su capacidad de consumo. El precio de venta de la papa nativa y sus derivados en España es de gran importancia. La importación de estos productos desde Perú hace que este eleve a niveles que le resta competitividad, en especial en la papa fresca. Se aconseja la búsqueda de empresas que puedan adaptar la producción de la papa fresca de forma local, y mantener para los derivados la exportación directa a España. Las preferencias de los consumidores peruanos y españoles en cuanto a formatos y marcas se refieren no son coincidentes. De las encuestas realizadas, se concluye que no puede seguirse la misma estrategia de marketing en ambos países, debiéndose diferenciar los formatos de los paquetes de la papa nativa y de sus derivados en España y en Perú, para así lograr llegar a los consumidores potenciales de ambos países. ABSTRACT At the request of the Peruvian government, the UN General Assembly declared the International Year of the Potato in 2008. Since 2005, the Peruvian government has implemented strategies around the importance of the potato, as the declaration of the 30th of May as the National Day of the Potato. FAO (Food and Agriculture Organization of the United Nations) has declared 2014 as the International Year of Family Farming, with an approach shared by this Ph.D. dissertation about the Peruvian peasant family. The Peruvian government uses value chains as a strategy to promote sustainable development, which has allowed to contribute to the social and economic inclusion of poor farmers in the high Andean regions as those located in the municipal commonwealth of Yacus (MMY) province of Jauja, department of Junín. This strategy, which incorporates small farmers in the high Andean regions, (who have very low income), to the market with profitable production processes, implies a number of changes that should take place, such as changing patterns of traditional production to those products or services that are in demand in the market, or changes in the mentality of the small farmer into a concept of production business. (Fabián, 2013). Moreover, the sustainability of value chains depends on the weakest link, which demands a knowledge of the status of all the links, in order to integrate and strengthen the chain. It is required an adequate transparency to facilitate the flow of information between the various actors. (Briz et al., 2012). Furthermore, the establishment of the value chain should be done carefully, since the effectiveness and the survival of the businesses are increasingly linked to the value chain where the firm is included and to its coordination. (Briz, 2011). In this situation, it becomes important to study the value chain of the native potato, once we establish its features, to be able to determine the feasibility or not of a value chain of this product, which has an impact of the generated wealth in small farms of the high Andean regions, and even the extension of this value chain to Spain. There are studies on native potatoes, made by different universities in several countries and even in more than one continent. However, most studies focus on improving the production of native potato. The originality of the research conducted in this Ph.D. dissertation is the study of the feasibility of commercialization of native potato, by the creation of a value chain that starts in the province of Jauja, Perú, and ends both in Peruvian markets in the region of Lima, and in Spain. The main goal of this research is to improve the economic and social conditions of farming communities in the province of Jauja in Perú, while promoting its technological and industrial development, by the establishment of a value chain of the native potato and derivatives. The specific objectives of the research are the characterization of the links in the value chain of the native potato and its derivatives in the province of Jauja, (Perú) and in Spain, in order to determine the added value; the strengthening of organizations of native potato producers, to commercialize their products and the promotion of enterprise culture; and the development of a chain to market native potato and its derivatives, with its origin in the province of Jauja, (Perú), and its end in Spain, with the sale to the Spanish consumer. In order to achieve these objectives, the used methodology is the agrifood value chain, using as a tool to analysis it the SWOT analysis of the value chain of the native potato. The primary sources of information used in the research come partly from UPM cooperation project, "Improving the value chain of Andean potato as a boost to rural development. Case Three Rural Communities in the Province of Jauja, (Perú)", in which the Ph.D. student was involved, and partly from the surveys, which were specifically designed for the different links of the value chain of the native potato. The secondary sources of information come from academic articles, from articles published by magazines of the industry, and from reports of several government institutions, both Spanish and Peruvian. The conclusions of the research are as follows. The creation of the commonwealth of Yacus has benefited small farmers. They get better sales conditions and better prices for their products, which results in the improvement of their living conditions. These improvements are due to a value chain of native potato which is working effectively. All the firms invited to constitute the value chain have shown interest in being part of it: the farmers to get better prices for their products and better sale conditions; the distributors to ensure a certain quality of fixed varieties of native potato, the processing industry in order to have an adequate supply of product to the corresponding derivative of native potato (chips, “tunta”, etc.); exporting firms to have a guaranteed supply of the products that they require with the right volumes. It's a win-win situation for all participating companies. Despite being a traditional product, the value chain of the native potato presents innovation in marketed products, (both fresh native potato and its derivatives), in the formats of products, in the distribution network, in Peruvian institutions and in relation with the consumer. There is a perceived demand of native potato and its products in countries where communities of Latin Americans have settled down. Spain is among the countries that have received a significant number of people from Latin America. Despite the strong economic crisis suffered by Spain, which has lead to a return to their home countries of part of the Latin American community, the size of this population is still considerable. This population demands products from their own countries, and they frequently consume them if the prices are suitable to their standard of living. The selling price of the native potato and its derivatives in Spain is of great importance. The import of these products from Perú makes the prices rise to levels that reduce competitiveness, especially in fresh native potatoes. It is advised to look for companies which can adapt the fresh potato production in our country, and keep direct export to Spain for the derivatives products. The preferences of Peruvian and Spanish consumers in terms of formats and brands are not the same. The surveys concluded that the same marketing strategy cannot be followed in both countries. Packet formats of native potato and its derivatives should be differentiated in Spain and Perú, in order to reach the potential consumers of both countries.

Sistema de selección automática de soluciones tecnológicas de seguridad

Desde la aparición de Internet, hace ya más de 20 años ha existido por parte de diversos sectores de la sociedad, científicos, empresas, usuarios, etc. la inquietud por la aplicación de esta tecnología a lo que se ha dado en llamar “El Internet de las Cosas”, que no es más que el control a distancia de cualquier elemento útil o necesario para la vida cotidiana y la industria. Sin embargo el desarrollo masivo de aplicaciones orientadas a esto, no ha evolucionado hasta que no se han producido avances importantes en dos campos: por un lado, en las Redes Inalámbricas de Sensores (WSN), redes compuestas por un conjunto de pequeños dispositivos capaces de transmitir la información que recogen, haciéndola llegar desde su propia red inalámbrica, a otras de amplia cobertura y por otro con la miniaturización cada vez mayor de dispositivos capaces de tener una autonomía suficiente como para procesar datos e interconectarse entre sí. Al igual que en las redes de ordenadores convencionales, las WSN se pueden ver comprometidas en lo que a seguridad se refiere, ya que la masiva implementación de estas redes hará que millones de Terabytes de datos, muchas veces comprometidos o sometidos a estrictas Leyes de protección de los mismos, circulen en la sociedad de la información, de forma que lo que nace como una ventaja muy interesante para sus usuarios, puede convertirse en una pesadilla debido a la amenaza constante hacia los servicios mínimos de seguridad que las compañías desarrolladoras han de garantizar a los usuarios de sus aplicaciones. Éstas, y con el objetivo de proveer un ámbito de seguridad mínimo, deben de realizar un minucioso estudio de la aplicación en particular que se quiere ofrecer con una WSN y también de las características específicas de la red ya que, al estar formadas por dispositivos prácticamente diminutos, pueden tener ciertas limitaciones en cuanto al tamaño de la batería, capacidad de procesamiento, memoria, etc. El presente proyecto desarrolla una aplicación, única, ya que en la actualidad no existe un software con similares características y que aporta un avance importante en dos campos principalmente: por un lado ayudará a los usuarios que deseen desplegar una aplicación en una red WSN a determinar de forma automática cuales son los mecanismos y servicios específicos de seguridad que se han de implementar en dicha red para esa aplicación concreta y, por otro lado proporcionará un apoyo extra a expertos de seguridad que estén investigando en la materia ya que, servirá de plataforma de pruebas para centralizar la información sobre seguridad que se tengan en ese momento en una base de conocimientos única, proporcionando también un método útil de prueba para posibles escenarios virtuales. ABSTRACT. It has been more than 20 years since the Internet appeared and with it, scientists, companies, users, etc. have been wanted to apply this technology to their environment which means to control remotely devices, which are useful for the industry or aspects of the daily life. However, the huge development of these applications oriented to that use, has not evolve till some important researches has been occurred in two fields: on one hand, the field of the Wireless Sensor Networks (WSN) which are networks composed of little devices that are able to transmit the information that they gather making it to pass through from their wireless network to other wider networks and on the other hand with the increase of the miniaturization of the devices which are able to work in autonomous mode so that to process data and connect to each other. WSN could be compromised in the matter of security as well as the conventional computer networks, due to the massive implementation of this kind of networks will cause that millions of Terabytes of data will be going around in the information society, thus what it is thought at first as an interesting advantage for people, could turn to be a nightmare because of the continuous threat to the minimal security services that developing companies must guarantee their applications users. These companies, and with the aim to provide a minimal security realm, they have to do a strict research about the application that they want to implement in one WSN and the specific characteristics of the network as they are made by tiny devices so that they could have certain limitations related to the battery, throughput, memory, etc. This project develops a unique application since, nowadays, there is not any software with similar characteristics and it will be really helpful in mainly two areas: on one side, it will help users who want to deploy an application in one WSN to determine in an automatically way, which ones security services and mechanisms are those which is necessary to implement in that network for the concrete application and, on the other side, it will provide an extra help for the security experts who are researching in wireless sensor network security so that ti will an exceptional platform in order to centralize information about security in the Wireless Sensor Networks in an exclusive knowledge base, providing at the same time a useful method to test virtual scenarios.

Sistema portátil de medida de dispositivos sometidos a ensayos en campo

El proyecto fin de carrera “Sistema Portátil de Medida de Dispositivos Sometidos a Ensayos en Campo” es un proyecto acometido para el desarrollo y evaluación de un sistema de medición portátil y confiable, que permita la realización de mediciones de curvas I-V en campo, en condiciones reales de funcionamiento. Dado que la finalidad de este proyecto fin de carrera es la obtención de un sistema para la realización de mediciones en campo, en la implementación del proyecto se tendrán como requisitos principales de diseño el tamaño, la fuente de alimentación, el peso del sistema, además de la fiabilidad y una relativa precisión en la realización de mediciones. Durante la realización de este proyecto y dados los requerimientos anteriores de portabilidad y fiabilidad, se ha buscado ofrecer una solución de compromiso diseñando un equipamiento que sea realizable, que cumpla con los objetivos anteriores con un coste que no sea elevado y con la característica de que disponga de una facilidad de manejo que permita a cualquier usuario la utilización del mismo. El sistema final diseñado está basado en el dispositivo de adquisición de datos MyDAQ de National Instruments que permite la realización de múltiples tipos de mediciones. En base a este dispositivo de adquisición de datos, se ha diseñado un sistema de medición con una arquitectura que se implementa a través de un ordenador portátil, con un software de medición instalado que recopila e interpreta los datos, y que alimenta y controla al dispositivo a través del puerto USB. El sistema también implementa una carga variable que permite la medición de la curva I-V en iluminación de células o mini-paneles fotovoltaicos. Este diseño permite que para la realización de las mediciones de las curvas I-V en iluminación en campo sólo se requiera conectar el dispositivo de adquisición a un PC portátil con batería y a la carga variable. Aunque este diseño es específico para la medición de células solares se ha implementado de forma que pueda extrapolarse fácilmente a otro tipo de medición de tensión y corriente. Para la comprobación de la precisión del sistema portátil de medidas, durante el proyecto se ha procedido a la comparación de los resultados obtenidos del sistema diseñado con un equipo de caracterización en laboratorio. Dicho sistema de alta exactitud permite cuantificar la degradación real de la célula y establecer una comparación de mediciones con el sistema portátil de medida, ofreciendo resultados satisfactorios en todas las mediciones realizadas y permitiendo concluir la evaluación del sistema portátil como apto para las mediciones de dispositivos en campo. El proceso de evaluación del equipamiento diseñado consistiría en la medida de la curva I-V en laboratorio de un dispositivo fotovoltaico con instrumentación de alta precisión y condiciones controladas de luz y temperatura de un dispositivo, célula o mini-panel. Tras la medida inicial las células se instalarían en campo y se realizaría una caracterización periódica de los dispositivos mediante el sistema portátil de medida, que permitiría evidenciar si en la curva I-V bajo iluminación existe degradación, y en qué zona de la curva. Al finalizar el ensayo o en periodos intermedios se desmontarían los dispositivos para volver a medir la curva I-V con exactitud en laboratorio. Por tanto el sistema portátil de medida, debe permitir evaluar la evolución de la curva I-V en condiciones ambientales similares a obtenidas en medidas anteriores, y a partir de la misma determinar el modo de degradación del dispositivo, no siendo necesaria una elevada precisión de medida para ofrecer resultados exactos de degradación, que sólo podrán medirse en el laboratorio. ABSTRACT. The final degree project "Portable Measurement System For Devices Under Field Tests" is a project undertaken for the development and evaluation of portable and reliable measurement equipment, which allows the realization of I-V curve measurements in field conditions actual operation. Since the purpose of this final project is to obtain a system for conducting field measurements in the implementation of the project will have as main design requirements for size, power supply, system weight, plus reliability and precision relative to the taking of measurements. During the development of this project and given the above requirements portability and reliability, has sought to offer a compromise designing equipment that is achievable, that meets the above objectives with a cost that is not high and the feature that available management facility that allows any user to use it. The final system is designed based on the acquisition device MyDAQ NI data that allows the execution of multiple types of measurements. Based on this data acquisition device, we have designed a measurement system with an architecture that is implemented via a laptop, with measurement software installed that collects and interprets data, and feeds and controls the device through the USB port. The system also implements a variable load which allows measurement of the I-V curve lighting photovoltaic cells. This design allows performing measurements of I-V curves in lighting field is only required to connect the device to purchase a laptop with a battery and variable load. Although this design is specific for the measurement of solar cells has been implemented so that it can easily be extrapolated to other types of measuring voltage and current. To test the accuracy of the portable measurement system during the project has been carried out to compare the results of the designed system, a team of laboratory characterization. This system of high accuracy to quantify the actual degradation of the cell and a comparison of measurements with portable measurement system, providing satisfactory results in all measurements and allowing complete portable system assessment as suitable for measurements of devices field. The evaluation process designed equipment would be far laboratory I-V curve of a photovoltaic device with high precision instrumentation controlled light and temperature of a device, panel or mini-cell conditions. After initial measurement cells settle in a periodic field and device characterization will be achieved through the portable measurement system, which would show whether the I-V curve under illumination degradation exists, and in which area of the curve. At the end of the trial or in interim periods devices to remeasure the I-V curve accurately in laboratory dismount. Therefore the portable measurement system should allow evaluating the evolution of the I-V curve similar to previous measurements obtained in ambient conditions, and from it determine the mode of degradation of the device, not a high measurement accuracy to be necessary to provide degradation accurate results, which can only be measured in the laboratory.

Pantalla táctil para el piloto en un monoplaza de la fórmula SAE

En este proyecto se ha desarrollado un sistema electrónico para un vehículo de Fórmula SAE. La Fórmula SAE es una competición orientada a estudiantes que se basa en el diseño y fabricación de un vehículo de carreras. Este vehículo será posteriormente testeado en una competición a nivel mundial. El principal objetivo de este proyecto es el estudio, diseño y creación de un sistema para la visualización de información en un vehículo a través de una pantalla táctil. El núcleo del sistema será un microcontrolador de 32 bits de Microchip programado en C sobre un sistema de desarrollo integrado. El sistema mostrará información que pueda ser de utilidad para el piloto del coche. La información que se mostrará en la pantalla provendrá de los diferentes sensores del propio vehículo (velocidad, rpm, temperatura, estado de la batería). Dichos sensores se comunicarán con el sistema a través de comunicación CAN Bus. Para el testeo del sistema se utilizará una herramienta de simulación CAN. Además de mostrar información, el piloto será capaz de seleccionar entre diferentes configuraciones para la conducción desde el propio volante. El sistema contiene además los elementos necesarios para la programación y depuración del microcontrolador PIC. ABSTRACT. In this project, an electronic application for a Formula SAE vehicle has been developed. The Formula SAE is a student-oriented competition based on the design and manufacture of a race car. This car will be later tested in a worldwide competition. The principal aim of this project is the study, design and manufacture of a system for the display of a vehicle’s information through a touch screen. The system core will be a 32-bit Microchip microcontroller programmed in C code over an Integrated Development Environment. The system will display useful information to the car driver. The information shown on the screen will come from the different sensors of the vehicle itself (speed, rpm, temperature, battery status). Those sensors will communicate with the system via CAN Bus. A CAN Bus simulator device will be used during the design testing. In addition to displaying information, the pilot will be able to select different driving configurations from the steering wheel itself. The system also contains the necessary elements for programming and debugging the PIC microcontroller.

Desarrollo de sistema de medida del consumo de energía para la tarjeta BeagleBoard

En la actualidad existen cada vez más dispositivos móviles que utilizamos diariamente. Estos dispositivos usan las nuevas tecnologías inalámbricas, ya sean redes de telefonía, Wifi o Bluetooth, lo que conlleva un consumo de energía elevado. Estos dispositivos además tienen una limitación que es la capacidad de la batería. Un ejemplo claro son los smartphones, los usamos a diario y la batería dura un día o poco más. Dada esta problemática del alto consumo de energía el mundo de la electrónica de consumo se ve obligado a desarrollar aplicaciones y sistemas operativos que realicen un consumo de potencia más eficientes, baterías de otro tipo de composiciones, etc. Para lo que es necesario que exista una forma eficaz de medir el consumo de energía. En la actualidad, en el laboratorio del GDEM (Grupo de Diseño Electrónico y Microeletrónico) existen varias corrientes de acción a la hora de resolver o paliar esta problemática. Aquí podemos dividirlo en dos grupos: trabajos que se dediquen a conseguir que el sistema realice un consumo más eficiente de la energía y trabajos dedicados a realizar medidas más precisas de este consumo para que, a su vez, sean utilizadas por el propio sistema para decidir formas de actuar. Con estas motivaciones se ha diseñado una tarjeta capaz de medir la potencia consumida por la BeagleBoard usando un método de medida novedoso. Los resultados obtenidos validan el diseño y el presupuesto total de la fabricación ha sido inferior a diez euros. Por lo tanto, los objetivos se han cumplido fabricando una tarjeta caracterizada por su sencillez y su bajo coste, además de abrir la puerta a que, junto con un trabajo futuro, se consiga que la BeagleBoard sea capaz de conocer el consumo de potencia en tiempo real. ABSTRACT. At present, the number of mobile devices that we use normally are increasing. These devices use the new wireless technologies, whether telephone network, wireless or Bluetooth, which carries a large power consumption. These devices also have a limitation which is the battery capacity. One clear example is the smartphones, we use them daily and the battery is spent in a day. With this problem of high energy consumption the world of consumer electronics is forced to develop applications and operating systems with more efficient power consumption or a battery of other compositions. For that purposese it is necessary to have an effective way to measure energy consumption. In the GDEM (Microelectronic and Electronic Design Group) lab there are several streams action for solving or alleviating this problem. Here we can divide into two groups: jobs that are dedicated to getting the system that perform more efficient consumption of energy and works dedicated to doing more precise measures of this consumption. With these motivations we designed a board which was able to measure the power consumed by the BeagleBoard using a innovative measurement method. The results validate the design and the price of the board is less than 10 euros. Therefore, the goals have been accomplished by making a board which is characterized by its simplicity and low cost. It has also opened the door to, in a future work, the BeagleBoard be able to know the power consumption in real time by adding the necessary software.

Desarrollo de un sistema automático de medida para el control del consumo en sistemas empotrados

El Grupo de Diseño Electrónico y Microelectrónico de la Universidad Politécnica de Madrid -GDEM- se dedica, entre otras cosas, al estudio y mejora del consumo en sistemas empotrados. Es en este lugar y sobre este tema donde el proyecto a exponer ha tomado forma y desarrollo. Según un artículo de la revista online Revista de Electrónica Embebida, un sistema empotrado o embebido es aquel “sistema controlado por un microprocesador y que gracias a la programación que incorpora o que se le debe incorporar, realiza una función específica para la que ha sido diseñado, integrando en su interior la mayoría de los elementos necesarios para realizar dicho función”. El porqué de estudiar sobre este tema responde a que, cada vez, hay mayor presencia de sistemas empotrados en nuestra vida cotidiana. Esto es debido a que se está tendiendo a dotar de “inteligencia” a todo lo que puedan hacer nuestra vida un poco más fácil. Nos podemos encontrar dichos sistemas en fábricas, oficinas de atención a los ciudadanos, sistemas de seguridad de hogar, relojes, móviles, lavadoras, hornos, aspiradores y un largo etcétera en cualquier aparato que nos podamos imaginar. A pesar de sus grandes ventajas, aún hay grandes inconvenientes. El mayor problema que supone a día de hoy es la autonomía del mismo sistema, ya que hablamos de aparatos que muchas veces están alimentados por baterías -para ayudar a su portabilidad–. Por esto, se está intentando dotar a dichos sistemas de una capacidad de ahorro de energía y toma de decisiones que podrían ayudar a duplicar la autonomía de dicha batería. Un ejemplo claro son los Smartphones de hoy en día, unos aparatos casi indispensables que pueden tener una autonomía de un día. Esto es poco práctico para el usuario en caso de viajes, trabajo u otras situaciones en las que se le dé mucho uso y no pueda tener acceso a una red eléctrica. Es por esto que surge la necesidad de investigar, sin necesidad de mejorar el hardware del sistema, una manera de mejorar esta situación. Este proyecto trabajará en esa línea creando un sistema automático de medida el cual generará las corrientes que servirán como entrada para verificar el sistema de adquisición que junto con la tarjeta Beagle Board permitirá la toma de decisiones en relación con el consumo de energía. Para realizar este sistema, nos ayudaremos de diferentes herramientas que podremos encontrar en el laboratorio del GDEM, como la fuente de alimentación Agilent y la Beagle Board –como principales herramientas de trabajo- . El objetivo principal será la simulación de unas señales que, después de pasar un proceso de conversión y tratado, harán la función de representación del consumo de cada una de las partes que pueden formar un sistema empotrado genérico. Por lo tanto, podemos decir que el sistema hará la funcionalidad de un banco de pruebas que ayudará a simular dicho consumo para que el microprocesador del sistema pueda llegar a tomar alguna decisión. ABSTRACT. The Electronic and Microelectronic Design Group of Universidad Politécnica de Madrid -GDEM- is in charge, between other issues, of improving the embedded system’s consumption. It is in this place and about this subject where the exposed project has taken shape and development. According to an article from de online magazine Revista de Electronica Embebida, an embedded system is “the one controlled by a microprocessor and, thanks to the programing that it includes, it carries out a specific function what it has been designed for, being integrated in it the most necessary elements for realizing the already said function”. The because of studying this subject, answers that each time there is more presence of the embedded system in our daily life. This is due to the tendency of providing “intelligence” to all what can make our lives easier. We can find this kind of systems in factories, offices, security systems, watchers, mobile phones, washing machines, ovens, hoovers and, definitely, in all kind of machines what we can think of. Despite its large vantages, there are still some inconveniences. Nowadays, the most important problem is the autonomy of the system itself when machines that have to be supplied by batteries –making easier the portability-. Therefore, this project is going after a save capacity of energy for the system as well as being able to take decisions in order to duplicate batteries’ autonomy. Smartphones are a clear example. They are a very successful product but the autonomy is just one day. This is not practical for users, at all, if they have to travel, to work or to do any activity that involves a huge use of the phone without a socket nearby. That is why the need of investigating a way to improve this situation. This project is working on this line, creating an automatic system that will generate the currents for verifying the acquisition system that, with the beagle board, will help taking decisions regarding the energy’s consumption. To carry out this system, we need different tools that we can find in the laboratory of the group previously mentioned, like power supply Agilent and the Beagle Board – as main working tools –. The main goal is the simulation of some signals that, after a conversion process, will represent de consumption of each of the parts in the embedded generic system. Therefore, the system will be a testing ground that simulate the consumption, once sent to the processor, to be processed and so the microprocessor system might take some decision.

Energy-based Fair Queuing: Energy-centric Processor Scheduling Algorithm for Battery-limited Mobile Systems

Los dispositivos móviles modernos disponen cada vez de más funcionalidad debido al rápido avance de las tecnologías de las comunicaciones y computaciones móviles. Sin embargo, la capacidad de la batería no ha experimentado un aumento equivalente. Por ello, la experiencia de usuario en los sistemas móviles modernos se ve muy afectada por la vida de la batería, que es un factor inestable de difícil de control. Para abordar este problema, investigaciones anteriores han propuesto un esquema de gestion del consumo (PM) centrada en la energía y que proporciona una garantía sobre la vida operativa de la batería mediante la gestión de la energía como un recurso de primera clase en el sistema. Como el planificador juega un papel fundamental en la administración del consumo de energía y en la garantía del rendimiento de las aplicaciones, esta tesis explora la optimización de la experiencia de usuario para sistemas móviles con energía limitada desde la perspectiva de un planificador que tiene en cuenta el consumo de energía en un contexto en el que ésta es un recurso de primera clase. En esta tesis se analiza en primer lugar los factores que contribuyen de forma general a la experiencia de usuario en un sistema móvil. Después se determinan los requisitos esenciales que afectan a la experiencia de usuario en la planificación centrada en el consumo de energía, que son el reparto proporcional de la potencia, el cumplimiento de las restricciones temporales, y cuando sea necesario, el compromiso entre la cuota de potencia y las restricciones temporales. Para cumplir con los requisitos, el algoritmo clásico de fair queueing y su modelo de referencia se extienden desde los dominios de las comunicaciones y ancho de banda de CPU hacia el dominio de la energía, y en base a ésto, se propone el algoritmo energy-based fair queueing (EFQ) para proporcionar una planificación basada en la energía. El algoritmo EFQ está diseñado para compartir la potencia consumida entre las tareas mediante su planificación en función de la energía consumida y de la cuota reservada. La cuota de consumo de cada tarea con restricciones temporales está protegida frente a diversos cambios que puedan ocurrir en el sistema. Además, para dar mejor soporte a las tareas en tiempo real y multimedia, se propone un mecanismo para combinar con el algoritmo EFQ para dar preferencia en la planificación durante breves intervalos de tiempo a las tareas más urgentes con restricciones temporales.Las propiedades del algoritmo EFQ se evaluan a través del modelado de alto nivel y la simulación. Los resultados de las simulaciones indican que los requisitos esenciales de la planificación centrada en la energía pueden lograrse. El algoritmo EFQ se implementa más tarde en el kernel de Linux. Para evaluar las propiedades del planificador EFQ basado en Linux, se desarrolló un banco de pruebas experimental basado en una sitema empotrado, un programa de banco de pruebas multihilo, y un conjunto de pruebas de código abierto. A través de experimentos específicamente diseñados, esta tesis verifica primero las propiedades de EFQ en la gestión de la cuota de consumo de potencia y la planificación en tiempo real y, a continuación, explora los beneficios potenciales de emplear la planificación EFQ en la optimización de la experiencia de usuario para sistemas móviles con energía limitada. Los resultados experimentales sobre la gestión de la cuota de energía muestran que EFQ es más eficaz que el planificador de Linux-CFS en la gestión de energía, logrando un reparto proporcional de la energía del sistema independientemente de en qué dispositivo se consume la energía. Los resultados experimentales en la planificación en tiempo real demuestran que EFQ puede lograr de forma eficaz, flexible y robusta el cumplimiento de las restricciones temporales aunque se dé el caso de aumento del el número de tareas o del error en la estimación de energía. Por último, un análisis comparativo de los resultados experimentales sobre la optimización de la experiencia del usuario demuestra que, primero, EFQ es más eficaz y flexible que los algoritmos tradicionales de planificación del procesador, como el que se encuentra por defecto en el planificador de Linux y, segundo, que proporciona la posibilidad de optimizar y preservar la experiencia de usuario para los sistemas móviles con energía limitada. Abstract Modern mobiledevices have been becoming increasingly powerful in functionality and entertainment as the next-generation mobile computing and communication technologies are rapidly advanced. However, the battery capacity has not experienced anequivalent increase. The user experience of modern mobile systems is therefore greatly affected by the battery lifetime,which is an unstable factor that is hard to control. To address this problem, previous works proposed energy-centric power management (PM) schemes to provide strong guarantee on the battery lifetime by globally managing energy as the first-class resource in the system. As the processor scheduler plays a pivotal role in power management and application performance guarantee, this thesis explores the user experience optimization of energy-limited mobile systemsfrom the perspective of energy-centric processor scheduling in an energy-centric context. This thesis first analyzes the general contributing factors of the mobile system user experience.Then itdetermines the essential requirements on the energy-centric processor scheduling for user experience optimization, which are proportional power sharing, time-constraint compliance, and when necessary, a tradeoff between the power share and the time-constraint compliance. To meet the requirements, the classical fair queuing algorithm and its reference model are extended from the network and CPU bandwidth sharing domain to the energy sharing domain, and based on that, the energy-based fair queuing (EFQ) algorithm is proposed for performing energy-centric processor scheduling. The EFQ algorithm is designed to provide proportional power shares to tasks by scheduling the tasks based on their energy consumption and weights. The power share of each time-sensitive task is protected upon the change of the scheduling environment to guarantee a stable performance, and any instantaneous power share that is overly allocated to one time-sensitive task can be fairly re-allocated to the other tasks. In addition, to better support real-time and multimedia scheduling, certain real-time friendly mechanism is combined into the EFQ algorithm to give time-limited scheduling preference to the time-sensitive tasks. Through high-level modelling and simulation, the properties of the EFQ algorithm are evaluated. The simulation results indicate that the essential requirements of energy-centric processor scheduling can be achieved. The EFQ algorithm is later implemented in the Linux kernel. To assess the properties of the Linux-based EFQ scheduler, an experimental test-bench based on an embedded platform, a multithreading test-bench program, and an open-source benchmark suite is developed. Through specifically-designed experiments, this thesis first verifies the properties of EFQ in power share management and real-time scheduling, and then, explores the potential benefits of employing EFQ scheduling in the user experience optimization for energy-limited mobile systems. Experimental results on power share management show that EFQ is more effective than the Linux-CFS scheduler in managing power shares and it can achieve a proportional sharing of the system power regardless of on which device the energy is spent. Experimental results on real-time scheduling demonstrate that EFQ can achieve effective, flexible and robust time-constraint compliance upon the increase of energy estimation error and task number. Finally, a comparative analysis of the experimental results on user experience optimization demonstrates that EFQ is more effective and flexible than traditional processor scheduling algorithms, such as those of the default Linux scheduler, in optimizing and preserving the user experience of energy-limited mobile systems.