Análisis térmico y de capacidad de transporte de un cable subterráneo de potencia

El presente proyecto tiene la finalidad de diseñar una herramienta mediante métodos numéricos implementados en Matlab que permita estudiar los fenómenos térmicos que tiene lugar en los cables subterráneos de potencia cuando se encuentran en carga. Y a partir de las soluciones obtenidas determinar la capacidad máxima del transporte del cable para un emplazamiento determinado.

A methodology to analyze, design and implement very fast and robust controls of Buck-type converters

La electrónica digital moderna presenta un desafío a los diseñadores de sistemas de potencia. El creciente alto rendimiento de microprocesadores, FPGAs y ASICs necesitan sistemas de alimentación que cumplan con requirimientos dinámicos y estáticos muy estrictos. Específicamente, estas alimentaciones son convertidores DC-DC de baja tensión y alta corriente que necesitan ser diseñados para tener un pequeño rizado de tensión y una pequeña desviación de tensión de salida bajo transitorios de carga de una alta pendiente. Además, dependiendo de la aplicación, se necesita cumplir con otros requerimientos tal y como proveer a la carga con ”Escalado dinámico de tensión”, donde el convertidor necesitar cambiar su tensión de salida tan rápidamente posible sin sobreoscilaciones, o ”Posicionado Adaptativo de la Tensión” donde la tensión de salida se reduce ligeramente cuanto más grande sea la potencia de salida. Por supuesto, desde el punto de vista de la industria, las figuras de mérito de estos convertidores son el coste, la eficiencia y el tamaño/peso. Idealmente, la industria necesita un convertidor que es más barato, más eficiente, más pequeño y que aún así cumpla con los requerimienos dinámicos de la aplicación. En este contexto, varios enfoques para mejorar la figuras de mérito de estos convertidores se han seguido por la industria y la academia tales como mejorar la topología del convertidor, mejorar la tecnología de semiconducores y mejorar el control. En efecto, el control es una parte fundamental en estas aplicaciones ya que un control muy rápido hace que sea más fácil que una determinada topología cumpla con los estrictos requerimientos dinámicos y, consecuentemente, le da al diseñador un margen de libertar más amplio para mejorar el coste, la eficiencia y/o el tamaño del sistema de potencia. En esta tesis, se investiga cómo diseñar e implementar controles muy rápidos para el convertidor tipo Buck. En esta tesis se demuestra que medir la tensión de salida es todo lo que se necesita para lograr una respuesta casi óptima y se propone una guía de diseño unificada para controles que sólo miden la tensión de salida Luego, para asegurar robustez en controles muy rápidos, se proponen un modelado y un análisis de estabilidad muy precisos de convertidores DC-DC que tienen en cuenta circuitería para sensado y elementos parásitos críticos. También, usando este modelado, se propone una algoritmo de optimización que tiene en cuenta las tolerancias de los componentes y sensados distorsionados. Us ando este algoritmo, se comparan controles muy rápidos del estado del arte y su capacidad para lograr una rápida respuesta dinámica se posiciona según el condensador de salida utilizado. Además, se propone una técnica para mejorar la respuesta dinámica de los controladores. Todas las propuestas se han corroborado por extensas simulaciones y prototipos experimentales. Con todo, esta tesis sirve como una metodología para ingenieros para diseñar e implementar controles rápidos y robustos de convertidores tipo Buck. ABSTRACT Modern digital electronics present a challenge to designers of power systems. The increasingly high-performance of microprocessors, FPGAs (Field Programmable Gate Array) and ASICs (Application-Specific Integrated Circuit) require power supplies to comply with very demanding static and dynamic requirements. Specifically, these power supplies are low-voltage/high-current DC-DC converters that need to be designed to exhibit low voltage ripple and low voltage deviation under high slew-rate load transients. Additionally, depending on the application, other requirements need to be met such as to provide to the load ”Dynamic Voltage Scaling” (DVS), where the converter needs to change the output voltage as fast as possible without underdamping, or ”Adaptive Voltage Positioning” (AVP) where the output voltage is slightly reduced the greater the output power. Of course, from the point of view of the industry, the figures of merit of these converters are the cost, efficiency and size/weight. Ideally, the industry needs a converter that is cheaper, more efficient, smaller and that can still meet the dynamic requirements of the application. In this context, several approaches to improve the figures of merit of these power supplies are followed in the industry and academia such as improving the topology of the converter, improving the semiconductor technology and improving the control. Indeed, the control is a fundamental part in these applications as a very fast control makes it easier for the topology to comply with the strict dynamic requirements and, consequently, gives the designer a larger margin of freedom to improve the cost, efficiency and/or size of the power supply. In this thesis, how to design and implement very fast controls for the Buck converter is investigated. This thesis proves that sensing the output voltage is all that is needed to achieve an almost time-optimal response and a unified design guideline for controls that only sense the output voltage is proposed. Then, in order to assure robustness in very fast controls, a very accurate modeling and stability analysis of DC-DC converters is proposed that takes into account sensing networks and critical parasitic elements. Also, using this modeling approach, an optimization algorithm that takes into account tolerances of components and distorted measurements is proposed. With the use of the algorithm, very fast analog controls of the state-of-the-art are compared and their capabilities to achieve a fast dynamic response are positioned de pending on the output capacitor. Additionally, a technique to improve the dynamic response of controllers is also proposed. All the proposals are corroborated by extensive simulations and experimental prototypes. Overall, this thesis serves as a methodology for engineers to design and implement fast and robust controls for Buck-type converters.

Transferencia inalámbrica de energía

El trabajo presentado en este documento se centra en la temática de la transferencia inalámbrica de energía, concretamente en aplicaciones de campo lejano, para llevar a cabo dicho trabajo nos centraremos en el diseño, implementación y medición de una rectenna operando en la banda ISM concretamente a una frecuencia de 2.45GHz, el objetivo primordial de este trabajo será analizar que parámetros intervienen en la eficiencia de conversión en la etapa de RF-DC a fin de lograr la máxima eficiencia de conversión posible. Para llevar a cabo dicho análisis se emplearán herramientas informáticas, concretamente se hará uso del software AWR Microwave Office, a través del cual se realizarán simulaciones SourcePull a fin de determinar la impedancia óptima de entrada que se le debe presentar a la etapa rectificadora RF-DC para conseguir la máxima eficiencia de conversión, una vez realizadas dichas pruebas se implementará físicamente un circuito rectenna a través del cual realizar medidas de SourcePull mediante un Wide Matching Range Slide Screw Tuner de MAURY MICROWAVE para cotejar las posibles diferencias con los resultados obtenidos en las simulaciones. Tras la fase de pruebas SourcePull se extrapolará una red de entrada en base a los datos obtenidos en las mediciones anteriores y se diseñará y fabricará un circuito rectenna con máxima eficiencia de conversión para un conjunto de valores de potencia de entrada de RF y carga de DC, tras lo cual se analizará la eficiencia del circuito diseñado para diferentes valores de potencia de RF de entrada y carga de DC. Como elemento rectificador emplearemos en nuestro trabajo el diodo Schottky HSMS-2820, los diodos Schottky se caracterizan por tener tiempos de conmutación relativamente bajos y pérdidas en directa reducidas los cual será fundamental a la hora de trabajar con niveles reducidos de potencia de RF de entrada, para implementar el circuito se empleará un substrato FR4 con espesor de 0.8mm para disminuir en la mayor medida posible las pérdidas introducidas por el dieléctrico, se analizarán diferentes posibilidades a la hora de implementar el filtro de RF a la salida del diodo rectificador y finalmente se optará por el empleo de un stub radial ya que será este el que mejor ancho de banda nos proporcione. Los resultados simulados se compararán con los resultados medidos sobre el circuito rectenna para determinar la similitud entre ambos. ABSTRACT. The work presented in this paper focuses on the issue of wireless transfer of energy, particularly applied to far-field applications, to carry out this work we focus on the design, implementation and measurement of a rectenna operating in the ISM band specifically at a frequency of 2.45GHz, the primary objective of this study is to analyze any parameter involved in the RF-DC conversion efficiency in order to achieve the maximum conversion efficiency as possible. Computer analysis tools will be used, particularly AWR Microwave Office software, in order to carry out SourcePull simulations to determine the optimal input impedance which must be presented to the rectifier stage for maximum conversion efficiency, once obtained, a rectenna circuit will be implemented to compute SourcePull measurements, and finally simulated results will be compared to measured results. Once obtained the result, an input network impedance is extrapolated based on data from previous measurements to design and implement a rectenna circuit with high conversion efficiency for a set of RF input power and DC load values , after that, the designed circuit efficiency will be analyzed for different values of RF input power and DC load. In this work a HSMS-2820 Schottky diode will be used as the rectifier , Schottky diodes are characterized by relatively low switching times and reduced direct losses, that properties will be essential when working with low RF input power levels , to implement the circuit a FR4 substrate with 0.8mm thickness is used to reduce as much as possible the dielectric losses, different possibilities to implement the RF filter to the output of the rectifier diode will be analyzed, finally we will opt for the use of a radial stub as this will provide the best bandwidth possible. The simulated results are compared with the results measured on the rectenna circuit to determine the similarity between them.

Plataformas experimentales para la formación en el área de la electrónica en entornos de e-learning

El campo de estudio relacionado con los laboratorios remotos en el ámbito educativo de las ciencias y la ingeniería está sufriendo una notable expansión ante la necesidad de adaptar los procesos de aprendizaje en dichas áreas a las características y posibilidades de la formación online. Muchos de los recursos educativos basados en esta tecnología, existentes en la actualidad, presentan ciertas limitaciones que impiden alcanzar las competencias que se deben adquirir en los laboratorios de ingeniería. Estas limitaciones están relacionadas con diferentes aspectos de carácter técnico y formativo. A nivel técnico las limitaciones principales se centran en el grado de versatilidad que son capaces de proporcionar comparado con el que se dispone en un laboratorio tradicional y en el modo de interacción del usuario, que provoca que el estudiante no distinga claramente si está realizando acciones sobre sistemas reales o simulaciones. A nivel formativo las limitaciones detectadas son relevantes para poder alcanzar un aprendizaje significativo. En concreto están relacionadas principalmente con un escaso sentimiento de inmersión, una reducida sensación de realismo respecto a las operaciones que se realizan o la limitada posibilidad de realizar actividades de forma colaborativa. La aparición de nuevas tecnologías basadas en entornos inmersivos, unida a los avances producidos relacionados con el aumento de la capacidad gráfica de los ordenadores y del ancho de banda de acceso a Internet, han hecho factible que las limitaciones comentadas anteriormente puedan ser superadas gracias al desarrollo de nuevos recursos de aprendizaje surgidos de la fusión de laboratorios remotos y mundos virtuales 3D. Esta tesis doctoral aborda un trabajo de investigación centrado en proponer un modelo de plataformas experimentales, basado en la fusión de las dos tecnologías mencionadas, que permita generar recursos educativos online que faciliten la adquisición de competencias prácticas similares a las que se consiguen en un laboratorio tradicional vinculado a la enseñanza de la electrónica. El campo de aplicación en el que se ha focalizado el trabajo realizado se ha centrado en el área de la electrónica aunque los resultados de la investigación realizada se podrían adaptar fácilmente a otras disciplinas de la ingeniería. Fruto del trabajo realizado en esta tesis es el desarrollo de la plataforma eLab3D, basada en el modelo de plataformas experimentales propuesto, y la realización de dos estudios empíricos llevados a cabo con estudiantes de grado en ingeniería, muy demandados por la comunidad investigadora. Por un lado, la plataforma eLab3D, que permite llevar a cabo de forma remota actividades prácticas relacionadas con el diseño, montaje y prueba de circuitos electrónicos analógicos, aporta como novedad un dispositivo hardware basado en un sistema de conmutación distribuido. Dicho sistema proporciona un nivel de versatilidad muy elevado, a nivel de configuración de circuitos y selección de puntos de medida, que hace posible la realización de acciones similares a las que se llevan a cabo en los laboratorios presenciales. Por otra parte, los estudios empíricos realizados, que comparaban la eficacia educativa de una metodología de aprendizaje online, basada en el uso de la plataforma eLab3D, con la conseguida siguiendo una metodología clásica en los laboratorios tradicionales, mostraron que no se detectaron diferencias significativas en el grado de adquisición de los resultados de aprendizaje entre los estudiantes que utilizaron la plataforma eLab3D y los que asistieron a los laboratorios presenciales. Por último, hay que destacar dos aspectos relevantes relacionados directamente con esta tesis. En primer lugar, los resultados obtenidos en las experiencias educativas llevadas a cabo junto a valoraciones obtenidas por el profesorado que ha colaborado en las mismas han sido decisivos para que la plataforma eLab3D se haya integrado como recurso complementario de aprendizaje en titulaciones de grado de ingeniería de la Universidad Politécnica de Madrid. En segundo lugar, el modelo de plataformas experimentales que se ha propuesto en esta tesis, analizado por investigadores vinculados a proyectos en el ámbito de la fusión nuclear, ha sido tomado como referencia para generar nuevas herramientas de formación en dicho campo. ABSTRACT The field of study of remote laboratories in sciences and engineering educational disciplines is undergoing a remarkable expansion given the need to adapt the learning processes in the aforementioned areas to the characteristics and possibilities of online education. Several of the current educational resources based on this technology have certain limitations that prevent from reaching the required competencies in engineering laboratories. These limitations are related to different aspects of technical and educational nature. At the technical level, they are centered on the degree of versatility they are able to provide compared to a traditional laboratory and in the way the user interacts with them, which causes the student to not clearly distinguish if actions are being performed over real systems or over simulations. At the educational level, the detected limitations are relevant in order to reach a meaningful learning. In particular, they are mainly related to a scarce immersion feeling, a reduced realism sense regarding the operations performed or the limited possibility to carry out activities in a collaborative way. The appearance of new technologies based on immersive environments, together with the advances in graphical computer capabilities and Internet bandwidth access, have made the previous limitations feasible to be overcome thanks to the development of new learning resources that arise from merging remote laboratories and 3D virtual worlds. This PhD thesis tackles a research work focused on the proposal of an experimental platform model, based on the fusion of both mentioned technologies, which allows for generating online educational resources that facilitate the acquisition of practical competencies similar to those obtained in a traditional electronics laboratory. The application field, in which this work is focused, is electronics, although the research results could be easily adapted to other engineering disciplines. A result of this work is the development of eLab3D platform, based on the experimental platform model proposed, and the realization of two empirical studies with undergraduate students, highly demanded by research community. On one side, eLab3D platform, which allows to accomplish remote practical activities related to the design, assembling and test of analog electronic circuits, provides, as an original contribution, a hardware device based on a distributed switching system. This system offers a high level of versatility, both at the circuit configuration level and at the selection of measurement points, which allows for doing similar actions to those conducted in hands-on laboratories. On the other side, the empirical studies carried out, which compare the educational efficiency of an online learning methodology based on the use of eLab3D platform with that obtained following a classical methodology in traditional laboratories, shows that no significant differences in the acquired degree of learning outcomes among the students that used eLab3D platform and those that attended hands-on laboratories were detected. Finally, it is important to highlight two relevant aspects directly related with this thesis work. First of all, the results obtained in the educational experiences conducted, along with the assessment from the faculty that has collaborated in them, have been decisive to integrate eLab3D platform as a supplementary learning resource in engineering degrees at Universidad Politecnica de Madrid. Secondly, the experimental platform model originally proposed in this thesis, which has been analysed by nuclear fusion researchers, has been taken as a reference to generate new educational tools in that field.

PCCMuTe v2.2: una herramienta para medir el consumo de energía en sistemas empotrados

Este Proyecto Fin de Grado (PFG) recoge el trabajo de depuración realizado sobre el prototipo PCCMuTe v2.2, un sistema empotrado que dispone de la instrumentación necesaria para medir el consumo de potencia/energía en cada uno de sus dominios de tensión, y posteriormente digitalizar y enviar los resultados al procesador que se encuentra en su interior. Su uso permite la obtención de información en tiempo real sobre el consumo del hardware de la placa, en especial del procesador, pudiendo relacionar la potencia consumida con el software ejecutado. El proyecto está orientado a medir el consumo de energía derivado de la decodificación de vídeo. El software utilizado para controlar el hardware se basa en Linux. En este proyecto se distinguen principalmente dos actividades, depuración hardware y depuración software. Los resultados muestran avances en la depuración hardware hasta obtener un prototipo en completo funcionamiento. Los avances en el apartado del software habilitan las comunicaciones SPI, necesarias para la transmisión de los resultados de consumo al procesador. En la fase final de este PFG se hace uso de una aplicación previamente desarrollada por miembros del GDEM con la que se obtienen los primeros datos de consumo, pero por falta de tiempo estos resultados no pueden ser verificados. Por la misma razón no ha sido posible diseñar y codificar una nueva aplicación que mejore la forma en la que se obtienen esos datos. ABSTRACT. This bachelor final project includes the debugging work done on the prototype PCCMuTe v2.2, an embedded system with the necessary instrumentation to measure the power/ energy consumption in each of its voltage domains, scan and send the results to its processor. The purpose of this device is to obtain real-time information about the hardware power consumption, especially from the processor, being able to relate the power consumed with the software executed. The project aims to measure the energy consumption of video decoding. The software used to control the hardware is based on Linux. In this project there are two main activities: hardware and software debugging. The results show advances in hardware debugging, and finally a fully functioning prototype is obtained. Advances in software debugging enable SPI communications, used to transmit the consumption data to the processor. In the last part of this final bachelor project an application previously coded by other members of the GDEM is used to obtain the first data. The results can not finally be verified because of the lack of time. For the same reason it is not possible to design and code a new application that improves the way the data is obtained.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.

Laboratorio remoto eLab3D: un mundo virtual inmersivo para el aprendizaje de la electrónica

En este artículo se presenta un recurso educativo novedoso, basado en un laboratorio remoto, que permite a los estudiantes, a través de Internet, la realización de experimentos reales en el área de la electrónica. Se ha creado un mundo virtual 3D donde los usuarios, a través de sus avatares, pueden interaccionar con réplicas virtuales de instrumentos, placas de circuitos, componentes o cables y con compañeros y profesores, de forma similar a como lo harían en un laboratorio presencial. Este recurso ofrece múltiples posibilidades que pueden ser muy útiles en los diferentes niveles educativos. Se han llevado a cabo algunas experiencias educativas de utilización de la plataforma con el fin de valorar sus posibilidades docentes y los resultados obtenidos han sido muy positivos. ABSTRACT. This paper presents an innovative educational resource, based on a remote laboratory, which allows users to conduct real experiments through Internet in the area of electronics. A 3D virtual world has been created in which users, by means of their avatars, can interact with virtual replicas of instruments, circuit boards, components or cables and with peers and teachers, as they would in a traditional laboratory. This resource offers multiple possibilities that can be very useful in the different education levels. Some educative experiences have been carried out using the platform to evaluate its educational possibilities and the obtained results have been very positive.

Caracterización y mejora de equipo para hipertermia magnética

El presente Trabajo de Fin de Grado es fruto de la colaboración en una investigación sobre la hipertermia magnética entre el Centro de Electrónica Industrial de la ETSII UPM (CEI) y el Centro de Tecnología Biomédica UPM (CTB). La hipertermia magnética es un tratamiento contra el cáncer que se encuentra en fase de desarrollo en distintos lugares alrededor del mundo. Se trata de una terapia que consiste en elevar la temperatura de las células cancerígenas hasta valores de entre 42 y 46ºC con el fin de destruirlas. Esto es posible pues por lo general, las células cancerígenas presentan una mayor sensibilidad ante efectos de hipertermia que el resto de células, por lo que una vez alcanzada la temperatura deseada se destruirían las células anómalas y las sanas quedarían intactas. Si se induce al paciente fiebre hasta los 39 ºC, tan sólo sería necesario alcanzar incrementos de temperatura de 3 o 4ºC para que el tratamiento tuviera éxito. El calentamiento se produce gracias al movimiento de nanopartículas magnéticas (NPMs) situadas en dichas células mediante técnicas médicas ya estudiadas. A su vez este movimiento se da gracias a la aplicación de un campo magnético sobre las NPMs. El equipo electrónico del que se dispone en esta investigación y que genera el campo magnético, está constituido esencialmente por un inversor de potencia en puente completo con carga inductiva, una placa de control y una fuente de tensión continua. A lo largo de este trabajo se abordarán y estudiarán varias cuestiones en línea con la continuidad de la investigación en este tratamiento y en aspectos de la misma como el estudio del equipo disponible y su mejora. En primer lugar se lleva a cabo un estudio de caracterización térmica del equipo del que se dispone, con el objetivo de conocer los parámetros de los que depende su funcionamiento y que permitirán verificar y dar consistencia a los resultados de los posteriores ensayos que con él se harán. Así mismo se realiza una fase de ensayos con el objetivo de optimizar el equipo, determinando cuales son los parámetros más relevantes y los valores de los mismos, que llevan al equipo a su máximo rendimiento en términos de incrementos de temperatura de las NPMs y por tanto hacia el éxito de la terapia. Tras la caracterización y optimización del equipo de hipertermia, se diseña una nueva fase de ensayos que tiene como fin la comparación de los resultados experimentales con el modelo físico teórico de calentamiento de las NPMs. Además se busca la comprobación de ciertas hipótesis extraídas de los mismos resultados experimentales, como la influencia de la forma de onda de la señal excitadora en el incremento de temperatura. Finalmente y con el fin de mejorar el rendimiento del equipo, se elabora un conjunto de posibles geometrías para la carga inductiva que incluya un núcleo de hierro, pues hasta el momento la bobina de la que se disponía tenía núcleo de aire. Se simulan las nuevas geometrías de la bobina con núcleo de hierro y se estudia cómo influyen los cambios en el campo magnético. Los avances en la investigación llevados a cabo en este Trabajo de Fin de Grado han permitido dar un paso más en el rendimiento, la fiabilidad de resultados y la mejora del equipo de hipertermia magnética, abriendo las puertas a ensayos in vitro y posteriormente in vivo para una terapia que podría estar más cerca de dar tratamiento eficaz a una de las enfermedades más implacables de nuestro tiempo.

Evaluación estocástica de huecos de tensión en sistemas eléctricos: estudio de sensibilidad, estimación de índices y localización óptima de medidores

I. GENERALIDADES 1.1. Introducción Entre los diversos tipos de perturbaciones eléctricas, los huecos de tensión son considerados el problema de calidad de suministro más frecuente en los sistemas eléctricos. Este fenómeno es originado por un aumento extremo de la corriente en el sistema, causado principalmente por cortocircuitos o maniobras inadecuadas en la red. Este tipo de perturbación eléctrica está caracterizado básicamente por dos parámetros: tensión residual y duración. Típicamente, se considera que el hueco se produce cuando la tensión residual alcanza en alguna de las fases un valor entre 0.01 a 0.9 pu y tiene una duración de hasta 60 segundos. Para un usuario final, el efecto más relevante de un hueco de tensión es la interrupción o alteración de la operación de sus equipos, siendo los dispositivos de naturaleza electrónica los principalmente afectados (p. ej. ordenador, variador de velocidad, autómata programable, relé, etc.). Debido al auge tecnológico de las últimas décadas y a la búsqueda constante de automatización de los procesos productivos, el uso de componentes electrónicos resulta indispensable en la actualidad. Este hecho, lleva a que los efectos de los huecos de tensión sean más evidentes para el usuario final, provocando que su nivel de exigencia de la calidad de energía suministrada sea cada vez mayor. De forma general, el estudio de los huecos de tensión suele ser abordado bajo dos enfoques: en la carga o en la red. Desde el punto de vista de la carga, se requiere conocer las características de sensibilidad de los equipos para modelar su respuesta ante variaciones súbitas de la tensión del suministro eléctrico. Desde la perspectiva de la red, se busca estimar u obtener información adecuada que permita caracterizar su comportamiento en términos de huecos de tensión. En esta tesis, el trabajo presentado se encuadra en el segundo aspecto, es decir, en el modelado y estimación de la respuesta de un sistema eléctrico de potencia ante los huecos de tensión. 1.2. Planteamiento del problema A pesar de que los huecos de tensión son el problema de calidad de suministro más frecuente en las redes, hasta la actualidad resulta complejo poder analizar de forma adecuada este tipo de perturbación para muchas compañías del sector eléctrico. Entre las razones más comunes se tienen: - El tiempo de monitorización puede llegar a ser de varios años para conseguir una muestra de registros de huecos estadísticamente válida. - La limitación de recursos económicos para la adquisición e instalación de equipos de monitorización de huecos. - El elevado coste operativo que implica el análisis de los datos de los medidores de huecos de tensión instalados. - La restricción que tienen los datos de calidad de energía de las compañías eléctricas. Es decir, ante la carencia de datos que permitan analizar con mayor detalle los huecos de tensión, es de interés de las compañías eléctricas y la academia poder crear métodos fiables que permitan profundizar en el estudio, estimación y supervisión de este fenómeno electromagnético. Los huecos de tensión, al ser principalmente originados por eventos fortuitos como los cortocircuitos, son el resultado de diversas variables exógenas como: (i) la ubicación de la falta, (ii) la impedancia del material de contacto, (iii) el tipo de fallo, (iv) la localización del fallo en la red, (v) la duración del evento, etc. Es decir, para plantear de forma adecuada cualquier modelo teórico sobre los huecos de tensión, se requeriría representar esta incertidumbre combinada de las variables para proveer métodos realistas y, por ende, fiables para los usuarios. 1.3. Objetivo La presente tesis ha tenido como objetivo el desarrollo diversos métodos estocásticos para el estudio, estimación y supervisión de los huecos de tensión en los sistemas eléctricos de potencia. De forma específica, se ha profundizado en los siguientes ámbitos: - En el modelado realista de las variables que influyen en la caracterización de los huecos. Esto es, en esta Tesis se ha propuesto un método que permite representar de forma verosímil su cuantificación y aleatoriedad en el tiempo empleando distribuciones de probabilidad paramétricas. A partir de ello, se ha creado una herramienta informática que permite estimar la severidad de los huecos de tensión en un sistema eléctrico genérico. - Se ha analizado la influencia la influencia de las variables de entrada en la estimación de los huecos de tensión. En este caso, el estudio se ha enfocado en las variables de mayor divergencia en su caracterización de las propuestas existentes. - Se ha desarrollado un método que permite estima el número de huecos de tensión de una zona sin monitorización a través de la información de un conjunto limitado de medidas de un sistema eléctrico. Para ello, se aplican los principios de la estadística Bayesiana, estimando el número de huecos de tensión más probable de un emplazamiento basándose en los registros de huecos de otros nudos de la red. - Plantear una estrategia para optimizar la monitorización de los huecos de tensión en un sistema eléctrico. Es decir, garantizar una supervisión del sistema a través de un número de medidores menor que el número de nudos de la red. II. ESTRUCTURA DE LA TESIS Para plantear las propuestas anteriormente indicadas, la presente Tesis se ha estructurado en seis capítulos. A continuación, se describen brevemente los mismos. A manera de capítulo introductorio, en el capítulo 1, se realiza una descripción del planteamiento y estructura de la presente tesis. Esto es, se da una visión amplia de la problemática a tratar, además de describir el alcance de cada capítulo de la misma. En el capítulo 2, se presenta una breve descripción de los fundamentos y conceptos generales de los huecos de tensión. Los mismos, buscan brindar al lector de una mejor comprensión de los términos e indicadores más empleados en el análisis de severidad de los huecos de tensión en las redes eléctricas. Asimismo, a manera de antecedente, se presenta un resumen de las principales características de las técnicas o métodos existentes aplicados en la predicción y monitorización óptima de los huecos de tensión. En el capítulo 3, se busca fundamentalmente conocer la importancia de las variables que determinen la frecuencia o severidad de los huecos de tensión. Para ello, se ha implementado una herramienta de estimación de huecos de tensión que, a través de un conjunto predeterminado de experimentos mediante la técnica denominada Diseño de experimentos, analiza la importancia de la parametrización de las variables de entrada del modelo. Su análisis, es realizado mediante la técnica de análisis de la varianza (ANOVA), la cual permite establecer con rigor matemático si la caracterización de una determinada variable afecta o no la respuesta del sistema en términos de los huecos de tensión. En el capítulo 4, se propone una metodología que permite predecir la severidad de los huecos de tensión de todo el sistema a partir de los registros de huecos de un conjunto reducido de nudos de dicha red. Para ello, se emplea el teorema de probabilidad condicional de Bayes, el cual calcula las medidas más probables de todo el sistema a partir de la información proporcionada por los medidores de huecos instalados. Asimismo, en este capítulo se revela una importante propiedad de los huecos de tensión, como es la correlación del número de eventos de huecos de tensión en diversas zonas de las redes eléctricas. En el capítulo 5, se desarrollan dos métodos de localización óptima de medidores de huecos de tensión. El primero, que es una evolución metodológica del criterio de observabilidad; aportando en el realismo de la pseudo-monitorización de los huecos de tensión con la que se calcula el conjunto óptimo de medidores y, por ende, en la fiabilidad del método. Como una propuesta alternativa, se emplea la propiedad de correlación de los eventos de huecos de tensión de una red para plantear un método que permita establecer la severidad de los huecos de todo el sistema a partir de una monitorización parcial de dicha red. Finalmente, en el capítulo 6, se realiza una breve descripción de las principales aportaciones de los estudios realizados en esta tesis. Adicionalmente, se describen diversos temas a desarrollar en futuros trabajos. III. RESULTADOS En base a las pruebas realizadas en las tres redes planteadas; dos redes de prueba IEEE de 24 y 118 nudos (IEEE-24 e IEEE-118), además del sistema eléctrico de la República del Ecuador de 357 nudos (EC-357), se describen los siguientes puntos como las observaciones más relevantes: A. Estimación de huecos de tensión en ausencia de medidas: Se implementa un método estocástico de estimación de huecos de tensión denominado PEHT, el cual representa con mayor realismo la simulación de los eventos de huecos de un sistema a largo plazo. Esta primera propuesta de la tesis, es considerada como un paso clave para el desarrollo de futuros métodos del presente trabajo, ya que permite emular de forma fiable los registros de huecos de tensión a largo plazo en una red genérica. Entre las novedades más relevantes del mencionado Programa de Estimación de Huecos de Tensión (PEHT) se tienen: - Considerar el efecto combinado de cinco variables aleatorias de entrada para simular los eventos de huecos de tensión en una pseudo-monitorización a largo plazo. Las variables de entrada modeladas en la caracterización de los huecos de tensión en el PEHT son: (i) coeficiente de fallo, (ii) impedancia de fallo, (iii) tipo de fallo, (iv) localización del fallo y (v) duración. - El modelado estocástico de las variables de entrada impedancia de fallo y duración en la caracterización de los eventos de huecos de tensión. Para la parametrización de las variables mencionadas, se realizó un estudio detallado del comportamiento real de las mismas en los sistemas eléctricos. Asimismo, se define la función estadística que mejor representa la naturaleza aleatoria de cada variable. - Considerar como variables de salida del PEHT a indicadores de severidad de huecos de uso común en las normativas, como es el caso de los índices: SARFI-X, SARFI-Curve, etc. B. Análisis de sensibilidad de los huecos de tensión: Se presenta un estudio causa-efecto (análisis de sensibilidad) de las variables de entrada de mayor divergencia en su parametrización entre las referencias relacionadas a la estimación de los huecos de tensión en redes eléctricas. De forma específica, se profundiza en el estudio de la influencia de la parametrización de las variables coeficiente de fallo e impedancia de fallo en la predicción de los huecos de tensión. A continuación un resumen de las conclusiones más destacables: - La precisión de la variable de entrada coeficiente de fallo se muestra como un parámetro no influyente en la estimación del número de huecos de tensión (SARFI-90 y SARFI-70) a largo plazo. Es decir, no se requiere de una alta precisión del dato tasa de fallo de los elementos del sistema para obtener una adecuada estimación de los huecos de tensión. - La parametrización de la variable impedancia de fallo se muestra como un factor muy sensible en la estimación de la severidad de los huecos de tensión. Por ejemplo, al aumentar el valor medio de esta variable aleatoria, se disminuye considerablemente la severidad reportada de los huecos en la red. Por otra parte, al evaluar el parámetro desviación típica de la impedancia de fallo, se observa una relación directamente proporcional de este parámetro con la severidad de los huecos de tensión de la red. Esto es, al aumentar la desviación típica de la impedancia de fallo, se evidencia un aumento de la media y de la variación interanual de los eventos SARFI-90 y SARFI-70. - En base al análisis de sensibilidad desarrollado en la variable impedancia de fallo, se considera muy cuestionable la fiabilidad de los métodos de estimación de huecos de tensión que omiten su efecto en el modelo planteado. C. Estimación de huecos de tensión en base a la información de una monitorización parcial de la red: Se desarrolla un método que emplea los registros de una red parcialmente monitorizada para determinar la severidad de los huecos de todo el sistema eléctrico. A partir de los casos de estudio realizados, se observa que el método implementado (PEHT+MP) posee las siguientes características: - La metodología propuesta en el PEHT+MP combina la teoría clásica de cortocircuitos con diversas técnicas estadísticas para estimar, a partir de los datos de los medidores de huecos instalados, las medidas de huecos de los nudos sin monitorización de una red genérica. - El proceso de estimación de los huecos de tensión de la zona no monitorizada de la red se fundamenta en la aplicación del teorema de probabilidad condicional de Bayes. Es decir, en base a los datos observados (los registros de los nudos monitorizados), el PEHT+MP calcula de forma probabilística la severidad de los huecos de los nudos sin monitorización del sistema. Entre las partes claves del procedimiento propuesto se tienen los siguientes puntos: (i) la creación de una base de datos realista de huecos de tensión a través del Programa de Estimación de Huecos de Tensión (PEHT) propuesto en el capítulo anterior; y, (ii) el criterio de máxima verosimilitud empleado para estimar las medidas de huecos de los nudos sin monitorización de la red evaluada. - Las predicciones de medidas de huecos de tensión del PEHT+MP se ven potenciadas por la propiedad de correlación de los huecos de tensión en diversas zonas de un sistema eléctrico. Esta característica intrínseca de las redes eléctricas limita de forma significativa la respuesta de las zonas fuertemente correlacionadas del sistema ante un eventual hueco de tensión. Como el PEHT+MP está basado en principios probabilísticos, la reducción del rango de las posibles medidas de huecos se ve reflejado en una mejor predicción de las medidas de huecos de la zona no monitorizada. - Con los datos de un conjunto de medidores relativamente pequeño del sistema, es posible obtener estimaciones precisas (error nulo) de la severidad de los huecos de la zona sin monitorizar en las tres redes estudiadas. - El PEHT+MP se puede aplicar a diversos tipos de indicadores de severidad de los huecos de tensión, como es el caso de los índices: SARFI-X, SARFI-Curve, SEI, etc. D. Localización óptima de medidores de huecos de tensión: Se plantean dos métodos para ubicar de forma estratégica al sistema de monitorización de huecos en una red genérica. La primera propuesta, que es una evolución metodológica de la localización óptima de medidores de huecos basada en el criterio de observabilidad (LOM+OBS); y, como segunda propuesta, un método que determina la localización de los medidores de huecos según el criterio del área de correlación (LOM+COR). Cada método de localización óptima de medidores propuesto tiene un objetivo concreto. En el caso del LOM+OBS, la finalidad del método es determinar el conjunto óptimo de medidores que permita registrar todos los fallos que originen huecos de tensión en la red. Por otro lado, en el método LOM+COR se persigue definir un sistema óptimo de medidores que, mediante la aplicación del PEHT+MP (implementado en el capítulo anterior), sea posible estimar de forma precisa las medidas de huecos de tensión de todo el sistema evaluado. A partir del desarrollo de los casos de estudio de los citados métodos de localización óptima de medidores en las tres redes planteadas, se describen a continuación las observaciones más relevantes: - Como la generación de pseudo-medidas de huecos de tensión de los métodos de localización óptima de medidores (LOM+OBS y LOM+COR) se obtienen mediante la aplicación del algoritmo PEHT, la formulación del criterio de optimización se realiza en base a una pseudo-monitorización realista, la cual considera la naturaleza aleatoria de los huecos de tensión a través de las cinco variables estocásticas modeladas en el PEHT. Esta característica de la base de datos de pseudo-medidas de huecos de los métodos LOM+OBS y LOM+COR brinda una mayor fiabilidad del conjunto óptimo de medidores calculado respecto a otros métodos similares en la bibliografía. - El conjunto óptimo de medidores se determina según la necesidad del operador de la red. Esto es, si el objetivo es registrar todos los fallos que originen huecos de tensión en el sistema, se emplea el criterio de observabilidad en la localización óptima de medidores de huecos. Por otra parte, si se plantea definir un sistema de monitorización que permita establecer la severidad de los huecos de tensión de todo el sistema en base a los datos de un conjunto reducido de medidores de huecos, el criterio de correlación resultaría el adecuado. De forma específica, en el caso del método LOM+OBS, basado en el criterio de observabilidad, se evidenciaron las siguientes propiedades en los casos de estudio realizados: - Al aumentar el tamaño de la red, se observa la tendencia de disminuir el porcentaje de nudos monitorizados de dicho sistema. Por ejemplo, para monitorizar los fallos que originan huecos en la red IEEE-24, se requiere monitorizar el 100\% de los nudos del sistema. En el caso de las redes IEEE-118 y EC-357, el método LOM+OBS determina que con la monitorización de un 89.5% y 65.3% del sistema, respectivamente, se cumpliría con el criterio de observabilidad del método. - El método LOM+OBS permite calcular la probabilidad de utilización del conjunto óptimo de medidores a largo plazo, estableciendo así un criterio de la relevancia que tiene cada medidor considerado como óptimo en la red. Con ello, se puede determinar el nivel de precisión u observabilidad (100%, 95%, etc.) con el cual se detectarían los fallos que generan huecos en la red estudiada. Esto es, al aumentar el nivel de precisión de detección de los fallos que originan huecos, se espera que aumente el número de medidores requeridos en el conjunto óptimo de medidores calculado. - El método LOM+OBS se evidencia como una técnica aplicable a todo tipo de sistema eléctrico (radial o mallado), el cual garantiza la detección de los fallos que originan huecos de tensión en un sistema según el nivel de observabilidad planteado. En el caso del método de localización óptima de medidores basado en el criterio del área de correlación (LOM+COR), las diversas pruebas realizadas evidenciaron las siguientes conclusiones: - El procedimiento del método LOM+COR combina los métodos de estimación de huecos de tensión de capítulos anteriores (PEHT y PEHT+MP) con técnicas de optimización lineal para definir la localización óptima de los medidores de huecos de tensión de una red. Esto es, se emplea el PEHT para generar los pseudo-registros de huecos de tensión, y, en base al criterio planteado de optimización (área de correlación), el LOM+COR formula y calcula analíticamente el conjunto óptimo de medidores de la red a largo plazo. A partir de la información registrada por este conjunto óptimo de medidores de huecos, se garantizaría una predicción precisa de la severidad de los huecos de tensión de todos los nudos del sistema con el PEHT+MP. - El método LOM+COR requiere un porcentaje relativamente reducido de nudos del sistema para cumplir con las condiciones de optimización establecidas en el criterio del área de correlación. Por ejemplo, en el caso del número total de huecos (SARFI-90) de las redes IEEE-24, IEEE-118 y EC-357, se calculó un conjunto óptimo de 9, 12 y 17 medidores de huecos, respectivamente. Es decir, solamente se requeriría monitorizar el 38\%, 10\% y 5\% de los sistemas indicados para supervisar los eventos SARFI-90 en toda la red. - El método LOM+COR se muestra como un procedimiento de optimización versátil, el cual permite reducir la dimensión del sistema de monitorización de huecos de redes eléctricas tanto radiales como malladas. Por sus características, este método de localización óptima permite emular una monitorización integral del sistema a través de los registros de un conjunto pequeño de monitores. Por ello, este nuevo método de optimización de medidores sería aplicable a operadores de redes que busquen disminuir los costes de instalación y operación del sistema de monitorización de los huecos de tensión. ABSTRACT I. GENERALITIES 1.1. Introduction Among the various types of electrical disturbances, voltage sags are considered the most common quality problem in power systems. This phenomenon is caused by an extreme increase of the current in the network, primarily caused by short-circuits or inadequate maneuvers in the system. This type of electrical disturbance is basically characterized by two parameters: residual voltage and duration. Typically, voltage sags occur when the residual voltage, in some phases, reaches a value between 0.01 to 0.9 pu and lasts up to 60 seconds. To an end user, the most important effect of a voltage sags is the interruption or alteration of their equipment operation, with electronic devices the most affected (e.g. computer, drive controller, PLC, relay, etc.). Due to the technology boom of recent decades and the constant search for automating production processes, the use of electronic components is essential today. This fact makes the effects of voltage sags more noticeable to the end user, causing the level of demand for a quality energy supply to be increased. In general, the study of voltage sags is usually approached from one of two aspects: the load or the network. From the point of view of the load, it is necessary to know the sensitivity characteristics of the equipment to model their response to sudden changes in power supply voltage. From the perspective of the network, the goal is to estimate or obtain adequate information to characterize the network behavior in terms of voltage sags. In this thesis, the work presented fits into the second aspect; that is, in the modeling and estimation of the response of a power system to voltage sag events. 1.2. Problem Statement Although voltage sags are the most frequent quality supply problem in electrical networks, thistype of disturbance remains complex and challenging to analyze properly. Among the most common reasons for this difficulty are: - The sag monitoring time, because it can take up to several years to get a statistically valid sample. - The limitation of funds for the acquisition and installation of sag monitoring equipment. - The high operating costs involved in the analysis of the voltage sag data from the installed monitors. - The restrictions that electrical companies have with the registered power quality data. That is, given the lack of data to further voltage sag analysis, it is of interest to electrical utilities and researchers to create reliable methods to deepen the study, estimation and monitoring of this electromagnetic phenomenon. Voltage sags, being mainly caused by random events such as short-circuits, are the result of various exogenous variables such as: (i) the number of faults of a system element, (ii) the impedance of the contact material, (iii) the fault type, (iv) the fault location, (v) the duration of the event, etc. That is, to properly raise any theoretical model of voltage sags, it is necessary to represent the combined uncertainty of variables to provide realistic methods that are reliable for users. 1.3. Objective This Thesis has been aimed at developing various stochastic methods for the study, estimation and monitoring of voltage sags in electrical power systems. Specifically, it has deepened the research in the following areas: - This research furthers knowledge in the realistic modeling of the variables that influence sag characterization. This thesis proposes a method to credibly represent the quantification and randomness of the sags in time by using parametric probability distributions. From this, a software tool was created to estimate the severity of voltage sags in a generic power system. - This research also analyzes the influence of the input variables in the estimation of voltage sags. In this case, the study has focused on the variables of greatest divergence in their characterization of the existing proposals. - A method was developed to estimate the number of voltage sags of an area without monitoring through the information of a limited set of sag monitors in an electrical system. To this end, the principles of Bayesian statistics are applied, estimating the number of sags most likely to happen in a system busbar based in records of other sag network busbars. - A strategy was developed to optimize the monitorization of voltage sags on a power system. Its purpose is to ensure the monitoring of the system through a number of monitors lower than the number of busbars of the network assessed. II. THESIS STRUCTURE To describe in detail the aforementioned proposals, this Thesis has been structured into six chapters. Below is are brief descriptions of them: As an introductory chapter, Chapter 1, provides a description of the approach and structure of this thesis. It presents a wide view of the problem to be treated, in addition to the description of the scope of each chapter. In Chapter 2, a brief description of the fundamental and general concepts of voltage sags is presented to provide to the reader a better understanding of the terms and indicators used in the severity analysis of voltage sags in power networks. Also, by way of background, a summary of the main features of existing techniques or methods used in the prediction and optimal monitoring of voltage sags is also presented. Chapter 3 essentially seeks to know the importance of the variables that determine the frequency or severity of voltage sags. To do this, a tool to estimate voltage sags is implemented that, through a predetermined set of experiments using the technique called Design of Experiments, discusses the importance of the parameters of the input variables of the model. Its analysis is interpreted by using the technique of analysis of variance (ANOVA), which provides mathematical rigor to establish whether the characterization of a particular variable affects the system response in terms of voltage sags or not. In Chapter 4, a methodology to predict the severity of voltage sags of an entire system through the sag logs of a reduced set of monitored busbars is proposed. For this, the Bayes conditional probability theorem is used, which calculates the most likely sag severity of the entire system from the information provided by the installed monitors. Also, in this chapter an important property of voltage sags is revealed, as is the correlation of the voltage sags events in several zones of a power system. In Chapter 5, two methods of optimal location of voltage sag monitors are developed. The first one is a methodological development of the observability criteria; it contributes to the realism of the sag pseudo-monitoring with which the optimal set of sag monitors is calculated and, therefore, to the reliability of the proposed method. As an alternative proposal, the correlation property of the sag events of a network is used to raise a method that establishes the sag severity of the entire system from a partial monitoring of the network. Finally, in Chapter 6, a brief description of the main contributions of the studies in this Thesis is detailed. Additionally, various themes to be developed in future works are described. III. RESULTS. Based on tests on the three networks presented, two IEEE test networks of 24 and 118 busbars (IEEE-24 and IEEE-118) and the electrical system of the Republic of Ecuador (EC-357), the following points present the most important observations: A. Estimation of voltage sags in the absence of measures: A stochastic estimation method of voltage sags, called PEHT, is implemented to represent with greater realism the long-term simulation of voltage sags events in a system. This first proposal of this thesis is considered a key step for the development of future methods of this work, as it emulates in a reliable manner the voltage sag long-term records in a generic network. Among the main innovations of this voltage sag estimation method are the following: - Consideration of the combined effect of five random input variables to simulate the events of voltage sags in long-term monitoring is included. The input variables modeled in the characterization of voltage sags on the PEHT are as follows: (i) fault coefficient, (ii) fault impedance, (iii) type of fault, (iv) location of the fault, and (v) fault duration. - Also included is the stochastic modeling of the input variables of fault impedance and duration in the characterization of the events of voltage sags. For the parameterization of these variables, a detailed study of the real behavior in power systems is developed. Also, the statistical function best suited to the random nature of each variable is defined. - Consideration of sag severity indicators used in standards as PEHT output variables, including such as indices as SARFI-X, SARFI-Curve, etc. B. Sensitivity analysis of voltage sags: A cause-effect study (sensitivity analysis) of the input variables of greatest divergence between reference parameterization related to the estimation of voltage sags in electrical networks is presented. Specifically, it delves into the study of the influence of the parameterization of the variables fault coefficient and fault impedance in the voltage sag estimation. Below is a summary of the most notable observations: - The accuracy of the input variable fault coefficient is shown as a non-influential parameter in the long-term estimation of the number of voltage sags (SARFI-90 and SARFI-70). That is, it does not require a high accuracy of the fault rate data of system elements for a proper voltage sag estimation. - The parameterization of the variable fault impedance is shown to be a very sensitive factor in the estimation of the voltage sag severity. For example, by increasing the average value of this random variable, the reported sag severity in the network significantly decreases. Moreover, in assessing the standard deviation of the fault impedance parameter, a direct relationship of this parameter with the voltage sag severity of the network is observed. That is, by increasing the fault impedance standard deviation, an increase of the average and the interannual variation of the SARFI-90 and SARFI-70 events is evidenced. - Based on the sensitivity analysis developed in the variable fault impedance, the omission of this variable in the voltage sag estimation would significantly call into question the reliability of the responses obtained. C. Voltage sag estimation from the information of a network partially monitored: A method that uses the voltage sag records of a partially monitored network for the sag estimation of all the power system is developed. From the case studies performed, it is observed that the method implemented (PEHT+MP) has the following characteristics: - The methodology proposed in the PEHT+MP combines the classical short-circuit theory with several statistical techniques to estimate, from data the of the installed sag meters, the sag measurements of unmonitored busbars of a generic power network. - The estimation process of voltage sags of the unmonitored zone of the network is based on the application of the conditional probability theorem of Bayes. That is, based on the observed data (monitored busbars records), the PEHT+MP calculates probabilistically the sag severity at unmonitored system busbars. Among the key parts of the proposed procedure are the following: (i) the creation of a realistic data base of voltage sags through of the sag estimation program (PEHT); and, (ii) the maximum likelihood criterion used to estimate the sag indices of system busbars without monitoring. - The voltage sag measurement estimations of PEHT+MP are potentiated by the correlation property of the sag events in power systems. This inherent characteristic of networks significantly limits the response of strongly correlated system zones to a possible voltage sag. As the PEHT+MP is based on probabilistic principles, a reduction of the range of possible sag measurements is reflected in a better sag estimation of the unmonitored area of the power system. - From the data of a set of monitors representing a relatively small portion of the system, to obtain accurate estimations (null error) of the sag severity zones without monitoring is feasible in the three networks studied. - The PEHT+MP can be applied to several types of sag indices, such as: SARFI-X, SARFI-Curve, SEI, etc. D. Optimal location of voltage sag monitors in power systems: Two methods for strategically locating the sag monitoring system are implemented for a generic network. The first proposal is a methodological development of the optimal location of sag monitors based on the observability criterion (LOM + OBS); the second proposal is a method that determines the sag monitor location according to the correlation area criterion (LOM+COR). Each proposed method of optimal location of sag monitors has a specific goal. In the case of LOM+OBS, the purpose of the method is to determine the optimal set of sag monitors to record all faults that originate voltage sags in the network. On the other hand, the LOM+COR method attempts to define the optimal location of sag monitors to estimate the sag indices in all the assessed network with the PEHT+MP application. From the development of the case studies of these methods of optimal location of sag monitors in the three networks raised, the most relevant observations are described below: - As the generation of voltage sag pseudo-measurements of the optimal location methods (LOM+OBS and LOM+COR) are obtained by applying the algorithm PEHT, the formulation of the optimization criterion is performed based on a realistic sag pseudo-monitoring, which considers the random nature of voltage sags through the five stochastic variables modeled in PEHT. This feature of the database of sag pseudo-measurements of the LOM+OBS and LOM+COR methods provides a greater reliability of the optimal set of monitors calculated when compared to similar methods in the bibliography. - The optimal set of sag monitors is determined by the network operator need. That is, if the goal is to record all faults that originate from voltage sags in the system, the observability criterion is used to determine the optimal location of sag monitors (LOM+OBS). Moreover, if the objective is to define a monitoring system that allows establishing the sag severity of the system from taken from information based on a limited set of sag monitors, the correlation area criterion would be appropriate (LOM+COR). Specifically, in the case of the LOM+OBS method (based on the observability criterion), the following properties were observed in the case studies: - By increasing the size of the network, there was observed a reduction in the percentage of monitored system busbars required. For example, to monitor all the faults which cause sags in the IEEE-24 network, then 100% of the system busbars are required for monitoring. In the case of the IEEE-118 and EC-357 networks, the method LOM+OBS determines that with monitoring 89.5 % and 65.3 % of the system, respectively, the observability criterion of the method would be fulfilled. - The LOM+OBS method calculates the probability of using the optimal set of sag monitors in the long term, establishing a relevance criterion of each sag monitor considered as optimal in the network. With this, the level of accuracy or observability (100%, 95%, etc.) can be determined, with which the faults that caused sags in the studied network are detected. That is, when the accuracy level for detecting faults that cause sags in the system is increased, a larger number of sag monitors is expected when calculating the optimal set of monitors. - The LOM + OBS method is demonstrated to be a technique applicable to any type of electrical system (radial or mesh), ensuring the detection of faults that cause voltage sags in a system according to the observability level raised. In the case of the optimal localization of sag monitors based on the criterion of correlation area (LOM+COR), several tests showed the following conclusions: - The procedure of LOM+COR method combines the implemented algorithms of voltage sag estimation (PEHT and PEHT+MP) with linear optimization techniques to define the optimal location of the sag monitors in a network. That is, the PEHT is used to generate the voltage sag pseudo-records, and, from the proposed optimization criterion (correlation area), the LOM+COR formulates and analytically calculates the optimal set of sag monitors of the network in the long term. From the information recorded by the optimal set of sag monitors, an accurate prediction of the voltage sag severity at all the busbars of the system is guaranteed with the PEHT+MP. - The LOM + COR method is shown to be a versatile optimization procedure, which reduces the size of the sag monitoring system both at radial as meshed grids. Due to its characteristics, this optimal location method allows emulation of complete system sag monitoring through the records of a small optimal set of sag monitors. Therefore, this new optimization method would be applicable to network operators that looks to reduce the installation and operation costs of the voltage sag monitoring system.

Estimación del consumo de potencia en un terminal portátil multimedia basada en la PMU del procesador

Este proyecto se incluye en una línea de trabajo que tiene como objetivo final la optimización de la energía consumida por un dispositivo portátil multimedia mediante la aplicación de técnicas de control realimentado, a partir de una modificación dinámica de la frecuencia de trabajo del procesador y de su tensión de alimentación. La modificación de frecuencia y tensión se realiza a partir de la información de realimentación acerca de la potencia consumida por el dispositivo, lo que supone un problema ya que no suele ser posible la monitorización del consumo de potencia en dispositivos de estas características. Este es el motivo por el que se recurre a la estimación del consumo de potencia, utilizando para ello un modelo de predicción. A partir del número de veces que se producen ciertos eventos en el procesador del dispositivo, el modelo de predicción es capaz de obtener una estimación de la potencia consumida por dicho dispositivo. El trabajo llevado a cabo en este proyecto se centra en la implementación de un modelo de estimación de potencia en el kernel de Linux. La razón por la que la estimación se implementa en el sistema operativo es, en primer lugar para lograr un acceso directo a los contadores del procesador. En segundo lugar, para facilitar la modificación de frecuencia y tensión, una vez obtenida la estimación de potencia, ya que esta también se realiza desde el sistema operativo. Otro motivo para implementar la estimación en el sistema operativo, es que la estimación debe ser independiente de las aplicaciones de usuario. Además, el proceso de estimación se realiza de forma periódica, lo que sería difícil de lograr si no se trabajase desde el sistema operativo. Es imprescindible que la estimación se haga de forma periódica ya que al ser dinámica la modificación de frecuencia y tensión que se pretende implementar, se necesita conocer el consumo de potencia del dispositivo en todo momento. Cabe destacar también, que los algoritmos de control se tienen que diseñar sobre un patrón periódico de actuación. El modelo de estimación de potencia funciona de manera específica para el perfil de consumo generado por una única aplicación determinada, que en este caso es un decodificador de vídeo. Sin embargo, es necesario que funcione de la forma más precisa posible para cada una de las frecuencias de trabajo del procesador, y para el mayor número posible de secuencias de vídeo. Esto es debido a que las sucesivas estimaciones de potencia se pretenden utilizar para llevar a cabo la modificación dinámica de frecuencia, por lo que el modelo debe ser capaz de continuar realizando las estimaciones independientemente de la frecuencia con la que esté trabajando el dispositivo. Para valorar la precisión del modelo de estimación se toman medidas de la potencia consumida por el dispositivo a las distintas frecuencias de trabajo durante la ejecución del decodificador de vídeo. Estas medidas se comparan con las estimaciones de potencia obtenidas durante esas mismas ejecuciones, obteniendo de esta forma el error de predicción cometido por el modelo y realizando las modificaciones y ajustes oportunos en el mismo. ABSTRACT. This project is included in a work line which tries to optimize consumption of handheld multimedia devices by the application of feedback control techniques, from a dynamic modification of the processor work frequency and its voltage. The frequency and voltage modification is performed depending on the feedback information about the device power consumption. This is a problem because normally it is not possible to monitor the power consumption on this kind of devices. This is the reason why a power consumption estimation is used instead, which is obtained from a prediction model. Using the number of times some events occur on the device processor, the prediction model is able to obtain a power consumption estimation of this device. The work done in this project focuses on the implementation of a power estimation model in the Linux kernel. The main reason to implement the estimation in the operating system is to achieve a direct access to the processor counters. The second reason is to facilitate the frequency and voltage modification, because this modification is also done from the operating system. Another reason to implement the estimation in the operating system is because the estimation must be done apart of the user applications. Moreover, the estimation process is done periodically, what is difficult to obtain outside the operating system. It is necessary to make the estimation in a periodic way because the frequency and voltage modification is going to be dynamic, so it needs to know the device power consumption at every time. Also, it is important to say that the control algorithms have to be designed over a periodic pattern of action. The power estimation model works specifically for the consumption profile generated by a single application, which in this case is a video decoder. Nevertheless, it is necessary that the model works as accurate as possible for each frequency available on the processor, and for the greatest number of video sequences. This is because the power estimations are going to be used to modify dynamically the frequency, so the model must be able to work independently of the device frequency. To value the estimation model precision, some measurements of the device power consumption are taken at different frequencies during the video decoder execution. These measurements are compared with the power estimations obtained during that execution, getting the prediction error committed by the model, and if it is necessary, making modifications and settings on this model.

Implementación y análisis de luminarias LED

En este proyecto se abordan el diseño y análisis, con sus diferentes etapas, de varias configuraciones de prototipos para luminarias LED enfocadas al ámbito domestico e industrial. Se realizarán montajes sobre diferentes materiales para evaluar los resultados y decidir que soporte es más adecuado para cada circunstancia. Inicialmente expondremos el estado actual de esta tecnología y caracterizaremos, de forma preliminar, los dispositivos que vamos a utilizar para elaborar los prototipos que posteriormente analizaremos. Seguidamente detallaremos el proceso de construcción de cada prototipo, indicando especialmente las diferencias y similitudes entre ellos que, en siguientes secciones, serán analizadas. Trabajaremos con dos rangos de potencia para las luminarias. El primero de ellos se centra en obtener la máxima potencia lumínica, con valores comprendidos entre 40W y 50W, considerando un uso industrial, alumbrado público, etc. El segundo rango de potencias, se enfocará al ámbito doméstico, adecuando la temperatura de color a este entorno, para combinar la potencia, de entre 9W y 12W, con una iluminación más cálida. Finalmente someteremos los prototipos elaborados a una serie de análisis y, ante los resultados, concluiremos cuales serán aptos para el uso al que se pretenden dedicar y aquellos que deberán ser modificados. En el entorno de laboratorio, donde se llevaran a cabo análisis térmicos, eléctricos y lumínicos, emplearemos instrumental especializado para cada tipo de análisis así como su software correspondiente. A excepción de las mediciones relacionadas con el espectro de radiación lumínica, el resto serán obtenidas mediante la plataforma LabVIEW®, un completo software grafico para el desarrollo de instrumentación virtual. Como sección final, expondremos una evaluación sobre el cumplimiento de los objetivos establecidos para el proyecto, posibles mejoras o trabajos futuros y conclusiones obtenidas. ABSTRACT. This project concerns the design and analysis, with its different stages, of various configurations of LED luminaries prototypes focused on domestic and industrial environments. Mounts on different materials will be made to evaluate the results and decide which material is most appropriate for each circumstance. Initially we will expose the current state of this technology and characterize, in a preliminary way, the devices that we will use to produce the prototypes which subsequently will analyze. Later we detail the process of construction of each prototype, especially indicating the differences and similarities between them. In the following sections, we will analyze these characteristics. We will work with two power ranges for luminaries. The first one focuses on maximum light output, with values between 40W and 50W, thinking about industrial use, street lighting, etc. The second power range will focus on the domestic environment, adjusting the color temperature in this environment to combine power, between 9W and 12W, with warm lighting. Finally the prototypes will submit a series of analyzes and, with the results obtained, we conclude if will be suitable for the intended use and those that should be modified. In laboratory environment, where thermal, electrical and lighting analyzes were carried out, we will use specialized instruments for each type of analysis as well as the corresponding software. Except for measurements related to the spectrum of light radiation, the rest of information will be obtained by LabVIEW®, complete graphical development software for virtual instrumentation. As a final section, we will present an evaluation of compliance with the project objectives, possible future work, or improvements, and conclusions.

Telemetría de vehículos FSAE con microcontrolador PIC32 y transceptor de radio CC1101

Quizás el campo de las telecomunicaciones sea uno de los campos en el que más se ha progresado en este último siglo y medio, con la ayuda de otros campos de la ciencia y la técnica tales como la computación, la física electrónica, y un gran número de disciplinas, que se han utilizado estos últimos 150 años en conjunción para mejorarse unas con la ayuda de otras. Por ejemplo, la química ayuda a comprender y mejorar campos como la medicina, que también a su vez se ve mejorada por los progresos en la electrónica creados por los físicos y químicos, que poseen herramientas más potentes para calcular y simular debido a los progresos computacionales. Otro de los campos que ha sufrido un gran avance en este último siglo es el de la automoción, aunque estancados en el motor de combustión, los vehículos han sufrido enormes cambios debido a la irrupción de los avances en la electrónica del automóvil con multitud de sistemas ya ampliamente integrados en los vehículos actuales. La Formula SAE® o Formula Student es una competición de diseño, organizada por la SAE International (Society of Automotive Engineers) para estudiantes de universidades de todo el mundo que promueve la ingeniería a través de una competición donde los miembros del equipo diseñan, construyen, desarrollan y compiten en un pequeño y potente monoplaza. En el ámbito educativo, evitando el sistema tradicional de clases magistrales, se introducen cambios en las metodologías de enseñanza y surge el proyecto de la Fórmula Student para lograr una mejora en las acciones formativas, que permitan ir incorporando nuevos objetivos y diseñar nuevas situaciones de aprendizaje que supongan una oportunidad para el desarrollo de competencias de los alumnos, mejorar su formación como ingenieros y contrastar sus progresos compitiendo con las mejores universidades del mundo. En este proyecto se pretende dotar a los alumnos de las escuelas de ingeniería de la UPM que desarrollan el vehículo de FSAE de una herramienta de telemetría con la que evaluar y probar comportamiento del vehículo de FSAE junto con sus subsistemas que ellos mismos diseñan, con el objetivo de evaluar el comportamiento, introducir mejoras, analizar resultados de una manera más rápida y cómoda, con el objetivo de poder progresar más rápidamente en su desarrollo, recibiendo y almacenando una realimentación directa e instantánea del funcionamiento mediante la lectura de los datos que circulan por el bus CAN del vehículo. También ofrece la posibilidad de inyectar datos a los sistemas conectados al bus CAN de manera remota. Se engloba en el conjunto de proyectos de la FSAE, más concretamente en los basados en la plataforma PIC32 y propone una solución conjunta con otros proyectos o también por sí sola. Para la ejecución del proyecto se fabricó una placa compuesta de dos placas de circuito impreso, la de la estación base que envía comandos, instrucciones y datos para inyectar en el bus CAN del vehículo mediante radiofrecuencia y la placa que incorpora el vehículo que envía las tramas que circulan por el bus CAN del vehículo con los identificadores deseados, ejecuta los comandos recibidos por radiofrecuencia y salva las tramas CAN en una memoria USB o SD Card. Las dos PCBs constituyen el hardware del proyecto. El software se compone de dos programas. Un programa para la PCB del vehículo que emite los datos a la estación base, codificado en lenguaje C con ayuda del entorno de desarrollo MPLAB de Microchip. El otro programa hecho con LabView para la PCB de la estación base que recibe los datos provenientes del vehículo y los interpreta. Se propone un hardware y una capa o funciones de software para los microcontroladores PIC32 (similar al de otros proyectos del FSAE) para la transmisión de las tramas del bus CAN del vehículo de manera inalámbrica a una estación base, capaz de insertar tramas en el bus CAN del vehículo enviadas desde la estación base. También almacena estas tramas CAN en un dispositivo USB o SD Card situado en el vehículo. Para la transmisión de los datos se hizo un estudio de las frecuencias de transmisión, la legislación aplicable y los tipos de transceptores. Se optó por utilizar la banda de radiofrecuencia de uso común ISM de 433MHz mediante el transceptor integrado CC110L de Texas Instruments altamente configurable y con interfaz SPI. Se adquirieron dos parejas de módulos compatibles, con amplificador de potencia o sin él. LabView controla la estación que recoge las tramas CAN vía RF y está dotada del mismo transceptor de radio junto con un puente de comunicaciones SPI-USB, al que se puede acceder de dos diferentes maneras, mediante librerías dll, o mediante NI-VISA con transferencias RAW-USB. La aplicación desarrollada posee una interfaz configurable por el usuario para la muestra de los futuros sensores o actuadores que se incorporen en el vehículo y es capaz de interpretar las tramas CAN, mostrarlas, gráfica, numéricamente y almacenar esta información, como si fuera el cuadro de instrumentos del vehículo. Existe una limitación de la velocidad global del sistema en forma de cuello de botella que se crea debido a las limitaciones del transceptor CC110L por lo que si no se desea filtrar los datos que se crean necesarios, sería necesario aumentar el número de canales de radio para altas ocupaciones del bus CAN. Debido a la pérdida de relaciones con el INSIA, no se pudo probar de manera real en el propio vehículo, pero se hicieron pruebas satisfactorias (hasta 1,6 km) con una configuración de tramas CAN estándar a una velocidad de transmisión de 1 Mbit/s y un tiempo de bit de 1 microsegundo. El periférico CAN del PIC32 se programará para cumplir con estas especificaciones de la ECU del vehículo, que se presupone que es la MS3 Sport de Bosch, de la que LabView interpretará las tramas CAN recibidas de manera inalámbrica. Para poder probar el sistema, ha sido necesario reutilizar el hardware y adaptar el software del primer prototipo creado, que emite tramas CAN preprogramadas con una latencia también programable y que simulará al bus CAN proporcionando los datos a transmitir por el sistema que incorpora el vehículo. Durante el desarrollo de este proyecto, en las etapas finales, el fabricante del puente de comunicaciones SPI-USB MCP2210 liberó una librería (dll) compatible y sin errores, por lo que se nos ofrecía una oportunidad interesante para la comparación de las velocidades de acceso al transceptor de radio, que se presuponía y se comprobó más eficiente que la solución ya hecha mediante NI-VISA. ABSTRACT. The Formula SAE competition is an international university applied to technological innovation in vehicles racing type formula, in which each team, made up of students, should design, construct and test a prototype each year within certain rules. The challenge of FSAE is that it is an educational project farther away than a master class. The goal of the present project is to make a tool for other students to use it in his projects related to FSAE to test and improve the vehicle, and, the improvements that can be provided by the electronics could be materialized in a victory and win the competition with this competitive advantage. A telemetry system was developed. It sends the data provided by the car’s CAN bus through a radio frequency transceiver and receive commands to execute on the system, it provides by a base station on the ground. Moreover, constant verification in real time of the status of the car or data parameters like the revolutions per minute, pressure from collectors, water temperature, and so on, can be accessed from the base station on the ground, so that, it could be possible to study the behaviour of the vehicle in early phases of the car development. A printed circuit board, composed of two boards, and two software programs in two different languages, have been developed, and built for the project implementation. The software utilized to design the PCB is Orcad10.5/Layout. The base station PCB on a PC receives data from the PCB connected to the vehicle’s CAN bus and sends commands like set CAN filters or masks, activate data logger or inject CAN frames. This PCB is connected to a PC via USB and contains a bridge USB-SPI to communicate with a similar transceiver on the vehicle PCB. LabView controls this part of the system. A special virtual Instrument (VI) had been created in order to add future new elements to the vehicle, is a dashboard, which reads the data passed from the main VI and represents them graphically to studying the behaviour of the car on track. In this special VI other alums can make modifications to accommodate the data provided from the vehicle CAN’s bus to new elements on the vehicle, show or save the CAN frames in the form or format they want. Two methods to access to SPI bus of CC110l RF transceiver over LabView have been developed with minimum changes between them. Access through NI-VISA (Virtual Instrument Software Architecture) which is a standard for configuring, programming, USB interfaces or other devices in National Instruments LabView. And access through DLL (dynamic link library) supplied by the manufacturer of the bridge USB-SPI, Microchip. Then the work is done in two forms, but the dll solution developed shows better behaviour, and increase the speed of the system because has less overload of the USB bus due to a better efficiency of the dll solution versus VISA solution. The PCB connected to the vehicle’s CAN bus receives commands from the base station PCB on a PC, and, acts in function of the command or execute actions like to inject packets into CAN bus or activate data logger. Also sends over RF the CAN frames present on the bus, which can be filtered, to avoid unnecessary radio emissions or overflowing the RF transceiver. This PCB consists of two basic pieces: A microcontroller with 32 bit architecture PIC32MX795F512L from Microchip and the radio transceiver integrated circuit CC110l from Texas Instruments. The PIC32MX795F512L has an integrated CAN and several peripherals like SPI controllers that are utilized to communicate with RF transceiver and SD Card. The USB controller on the PIC32 is utilized to store CAN data on a USB memory, and change notification peripheral is utilized like an external interrupt. Hardware for other peripherals is accessible. The software part of this PCB is coded in C with MPLAB from Microchip, and programming over PICkit 3 Programmer, also from Microchip. Some of his libraries have been modified to work properly with this project and other was created specifically for this project. In the phase for RF selection and design is made a study to clarify the general aspects of regulations for the this project in order to understand it and select the proper band, frequency, and radio transceiver for the activities developed in the project. From the different options available it selects a common use band ICM, with less regulation and free to emit with restrictions and disadvantages like high occupation. The transceiver utilized to transmit and receive the data CC110l is an integrated circuit which needs fewer components from Texas Instruments and it can be accessed through SPI bus. Basically is a state machine which changes his state whit commands received over an SPI bus or internal events. The transceiver has several programmable general purpose Inputs and outputs. These GPIOs are connected to PIC32 change notification input to generate an interrupt or connected to GPIO to MCP2210 USB-SPI bridge to inform to the base station for a packet received. A two pair of modules of CC110l radio module kit from different output power has been purchased which includes an antenna. This is to keep away from fabrication mistakes in RF hardware part or designs, although reference design and gerbers files are available on the webpage of the chip manufacturer. A neck bottle is present on the complete system, because the maximum data rate of CC110l transceiver is a half than CAN bus data rate, hence for high occupation of CAN bus is recommendable to filter the data or add more radio channels, because the buffers can’t sustain this load along the time. Unfortunately, during the development of the project, the relations with the INSIA, who develops the vehicle, was lost, for this reason, will be made impossible to test the final phases of the project like integration on the car, final test of integration, place of the antenna, enclosure of the electronics, connectors selection, etc. To test or evaluate the system, it was necessary to simulate the CAN bus with a hardware to feed the system with entry data. An early hardware prototype was adapted his software to send programed CAN frames at a fixed data rate and certain timing who simulate several levels of occupation of the CAN Bus. This CAN frames emulates the Bosch ECU MS3 Sport.

Flujo de energía, potencia y factor de potencia en circuitos eléctricos no lineales de iluminación y alumbrado

El estudio sistemático de la transmisión de energía eléctrica en sistemas no lineales (no sinusoidales) cobra una primordial importancia por la implantación, cada vez más ex-tendida, de sistemas no lineales de conversión de la energía eléctrica en las redes de distribución de energía eléctrica. El hecho de la deformación de las corrientes de distribución (periódicas no sinusoidales) en instalaciones de iluminación y alumbrado, es ya conocido por el uso de reactancias con lámparas de descarga, provocadas por los efectos de histéresis en sus núcleos, y por la utilización de equipos auxiliares, tales como fuentes de alimentación conmutadas, o no, con lámparas halógenas, lámparas de bajo consumo y lámparas Led, con un uso mucho mas extendido hoy en día. En este trabajo se desarrollan las expresiones del flujo de energía eléctrica en cargas no lineales, para su aplicación en circuitos eléctricos no lineales de iluminación y alum-brado. Se reconsideran las definiciones y formulaciones de los distintos conceptos de potencia: instantánea, activa, aparente, reactiva y se establece la potencia de distorsión. Se definen los conceptos de ángulo de desplazamiento y factor de desplazamiento, para proponer una definición más genérica del factor de potencia. Se analiza el concepto de corrección del factor de potencia mediante la conexión de una rama capacitiva en para-lelo con la luminaria o instalación, y se evalúan sus posibles limitaciones y efectos. Se comprueban y comentan algunos resultados obtenidos experimentalmente en ensayos realizados en laboratorio con ciertas lámparas de estos tipos, estableciéndose unas conclusiones significativas.

Development of a sensorimotor algorithm able to deal with unforeseen pushes and its implementation based on VHDL

Development of a Sensorimotor Algorithm Able to Deal with Unforeseen Pushes and Its Implementation Based on VHDL is the title of my thesis which concludes my Bachelor Degree in the Escuela Técnica Superior de Ingeniería y Sistemas de Telecomunicación of the Universidad Politécnica de Madrid. It encloses the overall work I did in the Neurorobotics Research Laboratory from the Beuth Hochschule für Technik Berlin during my ERASMUS year in 2015. This thesis is focused on the field of robotics, specifically an electronic circuit called Cognitive Sensorimotor Loop (CSL) and its control algorithm based on VHDL hardware description language. The reason that makes the CSL special resides in its ability to operate a motor both as a sensor and an actuator. This way, it is possible to achieve a balanced position in any of the robot joints (e.g. the robot manages to stand) without needing any conventional sensor. In other words, the back electromotive force (EMF) induced by the motor coils is measured and the control algorithm responds depending on its magnitude. The CSL circuit contains mainly an analog-to-digital converter (ADC) and a driver. The ADC consists on a delta-sigma modulation which generates a series of bits with a certain percentage of 1's and 0's, proportional to the back EMF. The control algorithm, running in a FPGA, processes the bit frame and outputs a signal for the driver. This driver, which has an H bridge topology, gives the motor the ability to rotate in both directions while it's supplied with the power needed. The objective of this thesis is to document the experiments and overall work done on push ignoring contractive sensorimotor algorithms, meaning sensorimotor algorithms that ignore large magnitude forces (compared to gravity) applied in a short time interval on a pendulum system. This main objective is divided in two sub-objectives: (1) developing a system based on parameterized thresholds and (2) developing a system based on a push bypassing filter. System (1) contains a module that outputs a signal which blocks the main Sensorimotor algorithm when a push is detected. This module has several different parameters as inputs e.g. the back EMF increment to consider a force as a push or the time interval between samples. System (2) consists on a low-pass Infinite Impulse Response digital filter. It cuts any frequency considered faster than a certain push oscillation. This filter required an intensive study on how to implement some functions and data types (fixed or floating point data) not supported by standard VHDL packages. Once this was achieved, the next challenge was to simplify the solution as much as possible, without using non-official user made packages. Both systems behaved with a series of interesting advantages and disadvantages for the elaboration of the document. Stability, reaction time, simplicity or computational load are one of the many factors to be studied in the designed systems. RESUMEN. Development of a Sensorimotor Algorithm Able to Deal with Unforeseen Pushes and Its Implementation Based on VHDL es un Proyecto de Fin de Grado (PFG) que concluye mis estudios en la Escuela Técnica Superior de Ingeniería y Sistemas de Telecomunicación de la Universidad Politécnica de Madrid. En él se documenta el trabajo de investigación que realicé en el Neurorobotics Research Laboratory de la Beuth Hochschule für Technik Berlin durante el año 2015 mediante el programa de intercambio ERASMUS. Este PFG se centra en el campo de la robótica y en concreto en un circuito electrónico llamado Cognitive Sensorimotor Loop (CSL) y su algoritmo de control basado en lenguaje de modelado hardware VHDL. La particularidad del CSL reside en que se consigue que un motor haga las veces tanto de sensor como de actuador. De esta manera es posible que las articulaciones de un robot alcancen una posición de equilibrio (p.ej. el robot se coloca erguido) sin la necesidad de sensores en el sentido estricto de la palabra. Es decir, se mide la propia fuerza electromotriz (FEM) inducida sobre el motor y el algoritmo responde de acuerdo a su magnitud. El circuito CSL se compone de un convertidor analógico-digital (ADC) y un driver. El ADC consiste en un modulador sigma-delta, que genera una serie de bits con un porcentaje de 1's y 0's determinado, en proporción a la magnitud de la FEM inducida. El algoritmo de control, que se ejecuta en una FPGA, procesa esta cadena de bits y genera una señal para el driver. El driver, que posee una topología en puente H, provee al motor de la potencia necesaria y le otorga la capacidad de rotar en cualquiera de las dos direcciones. El objetivo de este PFG es documentar los experimentos y en general el trabajo realizado en algoritmos Sensorimotor que puedan ignorar fuerzas de gran magnitud (en comparación con la gravedad) y aplicadas en una corta ventana de tiempo. En otras palabras, ignorar empujones conservando el comportamiento original frente a la gravedad. Para ello se han desarrollado dos sistemas: uno basado en umbrales parametrizados (1) y otro basado en un filtro de corte ajustable (2). El sistema (1) contiene un módulo que, en el caso de detectar un empujón, genera una señal que bloquea el algoritmo Sensorimotor. Este módulo recibe diferentes parámetros como el incremento necesario de la FEM para que se considere un empujón o la ventana de tiempo para que se considere la existencia de un empujón. El sistema (2) consiste en un filtro digital paso-bajo de respuesta infinita que corta cualquier variación que considere un empujón. Para crear este filtro se requirió un estudio sobre como implementar ciertas funciones y tipos de datos (coma fija o flotante) no soportados por las librerías básicas de VHDL. Tras esto, el objetivo fue simplificar al máximo la solución del problema, sin utilizar paquetes de librerías añadidos. En ambos sistemas aparecen una serie de ventajas e inconvenientes de interés para el documento. La estabilidad, el tiempo de reacción, la simplicidad o la carga computacional son algunas de las muchos factores a estudiar en los sistemas diseñados. Para concluir, también han sido documentadas algunas incorporaciones a los sistemas: una interfaz visual en VGA, un módulo que compensa el offset del ADC o la implementación de una batería de faders MIDI entre otras.

Fotografía y conocimiento. La imagen científica en la era electrónica (Desde los inicios hasta 1975)

El universo de la imagen técnica de nuestros días es de una riqueza desbordante. Existen tecnologías que hacen uso de toda clase de radiaciones, o de los múltiples efectos producidos por la luz y los fenómenos eléctricos para la producción de imágenes. O que saben aprovechar el refinamiento y precisión de los dispositivos electrónicos para captar y reproducir en forma de imágenes los fenómenos del mundo natural que pasan desapercibidos a nuestros sentidos, ya sea por su tamaño reducido, su lejanía o velocidad. Conocer el origen, la tipología, las bases cientifico-técnicas de estas herramientas, o los avances que la ciencia debe a su intervención, es la tarea de la presente obra, que completa una primera entrega: Fotografía y conocimiento: la fotografía y la ciencia. Desde los orígenes a 1927 (Editorial Complutense). En esta ocasión la atención se centra en el estudio del papel desempeñado por la imagen tecnológica en la adquisición de conocimiento en su etapa electrónica (desde los inicios a 1975). Indagar en la relación que se establece entre imagen y conocimiento pueder ser de gran ayuda a científicos, artistas y humanistas para entender el mundo iconográfico que nos rodea.