Estudo da geometria da aresta de corte de ferramentas aplicadas ao torneamento de superligas à base de níquel com alta velocidade de corte

Pesquisadores e indústrias de todo o mundo estão firmemente comprometidos com o propósito de fazer o processo de usinagem ser precisamente veloz e produtivo. A forte concorrência mundial gerou a procura por processos de usinagem econômicos, com grande capacidade de produção de cavacos e que produzam peças com elevada qualidade. Dentre as novas tecnologias que começaram a ser empregadas, e deve tornar-se o caminho certo a ser trilhado na busca da competitividade em curto espaço de tempo, está a tecnologia de usinagem com altas velocidades (HSM de High Speed Machining). A tecnologia HSM surge como componente essencial na otimização dos esforços para manutenção e aumento da competitividade global das empresas. Durante os últimos anos a usinagem com alta velocidade tem ganhado grande importância, sendo dada uma maior atenção ao desenvolvimento e à disponibilização no mercado de máquinas-ferramentas com rotações muito elevadas (20.000 - 100.000 rpm). O processo de usinagem com alta velocidade está sendo usado não apenas para ligas de alumínio e cobre, mas também para materiais de difícil usinabilidade, como os aços temperados e superligas à base de níquel. Porém, quando se trata de materiais de difícil corte, têm-se observado poucas publicações, principalmente no processo de torneamento. Mas, antes que a tecnologia HSM possa ser empregada de uma forma econômica, todos os componentes envolvidos no processo de usinagem, incluindo a máquina, o eixo-árvore, a ferramenta e o pessoal, precisam estar afinados com as peculiaridades deste novo processo. No que diz respeito às máquinas-ferramenta, isto significa que elas têm que satisfazer requisitos particulares de segurança. As ferramentas, devido à otimização de suas geometrias, substratos e revestimentos, contribuem para o sucesso deste processo. O presente trabalho objetiva estudar o comportamento de diversas geometrias ) de insertos de cerâmica (Al2O3 + SiCw e Al2O3 + TIC) e PCBN com duas concentrações de CBN na forma padrão, assim como modificações na geometria das arestas de corte empregadas em torneamento com alta velocidade em superligas à base de níquel (Inconel 718 e Waspaloy). Os materiais foram tratados termicamente para dureza de 44 e 40 HRC respectivamente, e usinados sob condição de corte a seco e com utilização da técnica de mínima quantidade de lubrificante (minimal quantity lubricant - MQL) visando atender requisitos ambientais. As superligas à base de níquel são conhecidas como materiais de difícil usinabilidade devido à alta dureza, alta resistência mecânica em alta temperatura, afinidade para reagir com materiais da ferramenta e baixa condutividade térmica. A usinagem de superligas afeta negativamente a integridade da peça. Por essa razão, cuidados especiais devem ser tomados para assegurar a vida da ferramenta e a integridade superficial de componentes usinados por intermédio de controle dos principais parâmetros de usinagem. Experimentos foram realizados sob diversas condições de corte e geometrias de ferramentas para avaliação dos parâmetros: força de corte, temperatura, emissão acústica e integridade superficial (rugosidade superficial, tensão residual, microdureza e microestrutura) e mecanismos de desgaste. Mediante os resultados apresentados, recomenda-se à geometria de melhor desempenho nos parâmetros citados e confirma-se a eficiência da técnica MQL. Dentre as ferramentas e geometrias testadas, a que apresentou melhor desempenho foi a ferramenta cerâmica CC650 seguida da ferramenta cerâmica CC670 ambas com formato redondo e geometria 2 (chanfro em T de 0,15 x 15º com raio de aresta de 0,03 mm).

Behavioral modeling optimization and enhancement for high-speed analog mixed-signal I/O interfaces

A integridade do sinal em sistemas digitais interligados de alta velocidade, e avaliada através da simulação de modelos físicos (de nível de transístor) é custosa de ponto vista computacional (por exemplo, em tempo de execução de CPU e armazenamento de memória), e exige a disponibilização de detalhes físicos da estrutura interna do dispositivo. Esse cenário aumenta o interesse pela alternativa de modelação comportamental que descreve as características de operação do equipamento a partir da observação dos sinais eléctrico de entrada/saída (E/S). Os interfaces de E/S em chips de memória, que mais contribuem em carga computacional, desempenham funções complexas e incluem, por isso, um elevado número de pinos. Particularmente, os buffers de saída são obrigados a distorcer os sinais devido à sua dinâmica e não linearidade. Portanto, constituem o ponto crítico nos de circuitos integrados (CI) para a garantia da transmissão confiável em comunicações digitais de alta velocidade. Neste trabalho de doutoramento, os efeitos dinâmicos não-lineares anteriormente negligenciados do buffer de saída são estudados e modulados de forma eficiente para reduzir a complexidade da modelação do tipo caixa-negra paramétrica, melhorando assim o modelo standard IBIS. Isto é conseguido seguindo a abordagem semi-física que combina as características de formulação do modelo caixa-negra, a análise dos sinais eléctricos observados na E/S e propriedades na estrutura física do buffer em condições de operação práticas. Esta abordagem leva a um processo de construção do modelo comportamental fisicamente inspirado que supera os problemas das abordagens anteriores, optimizando os recursos utilizados em diferentes etapas de geração do modelo (ou seja, caracterização, formulação, extracção e implementação) para simular o comportamento dinâmico não-linear do buffer. Em consequência, contributo mais significativo desta tese é o desenvolvimento de um novo modelo comportamental analógico de duas portas adequado à simulação em overclocking que reveste de um particular interesse nas mais recentes usos de interfaces de E/S para memória de elevadas taxas de transmissão. A eficácia e a precisão dos modelos comportamentais desenvolvidos e implementados são qualitativa e quantitativamente avaliados comparando os resultados numéricos de extracção das suas funções e de simulação transitória com o correspondente modelo de referência do estado-da-arte, IBIS.

Low cost BIST techniques for linear and non-linear analog circuits

With the ever increasing demands for high complexity consumer electronic products, market pressures demand faster product development and lower cost. SoCbased design can provide the required design flexibility and speed by allowing the use of IP cores. However, testing costs in the SoC environment can reach a substantial percent of the total production cost. Analog testing costs may dominate the total test cost, as testing of analog circuits usually require functional verification of the circuit and special testing procedures. For RF analog circuits commonly used in wireless applications, testing is further complicated because of the high frequencies involved. In summary, reducing analog test cost is of major importance in the electronic industry today. BIST techniques for analog circuits, though potentially able to solve the analog test cost problem, have some limitations. Some techniques are circuit dependent, requiring reconfiguration of the circuit being tested, and are generally not usable in RF circuits. In the SoC environment, as processing and memory resources are available, they could be used in the test. However, the overhead for adding additional AD and DA converters may be too costly for most systems, and analog routing of signals may not be feasible and may introduce signal distortion. In this work a simple and low cost digitizer is used instead of an ADC in order to enable analog testing strategies to be implemented in a SoC environment. Thanks to the low analog area overhead of the converter, multiple analog test points can be observed and specific analog test strategies can be enabled. As the digitizer is always connected to the analog test point, it is not necessary to include muxes and switches that would degrade the signal path. For RF analog circuits, this is specially useful, as the circuit impedance is fixed and the influence of the digitizer can be accounted for in the design phase. Thanks to the simplicity of the converter, it is able to reach higher frequencies, and enables the implementation of low cost RF test strategies. The digitizer has been applied successfully in the testing of both low frequency and RF analog circuits. Also, as testing is based on frequency-domain characteristics, nonlinear characteristics like intermodulation products can also be evaluated. Specifically, practical results were obtained for prototyped base band filters and a 100MHz mixer. The application of the converter for noise figure evaluation was also addressed, and experimental results for low frequency amplifiers using conventional opamps were obtained. The proposed method is able to enhance the testability of current mixed-signal designs, being suitable for the SoC environment used in many industrial products nowadays.

Estudo da compatibilidade eletromagnética em placa de circuito impresso de centrais telefônicas

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)

SU-8 microprobes for biomedical applications

152 p. : il.

Novos algoritmos para roteamento de circuitos VLSI

Este trabalho apresenta novos algoritmos para o roteamento de circuitos integrados, e discute sua aplicação em sistemas de síntese de leiaute. As interconexões têm grande impacto no desempenho de circuitos em tecnologias recentes, e os algoritmos propostos visam conferir maior controle sobre sua qualidade, e maior convergência na tarefa de encontrar uma solução aceitável. De todos os problemas de roteamento, dois são de especial importância: roteamento de redes uma a uma com algoritmos de pesquisa de caminhos, e o chamado roteamento de área. Para o primeiro, procura-se desenvolver um algoritmo de pesquisa de caminhos bidirecional e heurístico mais eficiente, LCS*, cuja aplicação em roteamento explora situações específicas que ocorrem neste domínio. Demonstra-se que o modelo de custo influencia fortemente o esforço de pesquisa, além de controlar a qualidade das rotas encontradas, e por esta razão um modelo mais preciso é proposto. Para roteamento de área, se estuda o desenvolvimento de uma nova classe de algoritmos sugerida em [JOH 94], denominados LEGAL. A viabilidade e a eficiência de tais algoritmos são demonstradas com três diferentes implementações. Devem ser também estudados mecanismos alternativos para gerenciar espaços e tratar modelos de grade não uniforme, avaliando-se suas vantagens e sua aplicabilidade em outros diferentes contextos.