Computational study of the vortex path variation with the VG height

An extensive range of conventional, vane-type, passive vortex generators (VGs) are in use for successful applications of flow separation control. In most cases, the VG height is designed with the same thickness as the local boundary layer at the VG position. However, in some applications, these conventional VGs may produce excess residual drag. The so-called low-profile VGs can reduce the parasitic drag associated to this kind of passive control devices. As suggested by many authors, low-profile VGs can provide enough momentum transfer over a region several times their own height for effective flow-separation control with much lower drag. The main objective of this work is to study the variation of the path and the development of the primary vortex generated by a rectangular VG mounted on a flat plate with five different device heights h = delta, h(1) = 0.8 delta, h(2) = 0.6 delta, h(3) = 0.4 delta and h(4) = 0.2 delta, where delta is the local boundary layer thickness. For this purpose, computational simulations have been carried out at Reynolds number Re = 1350 based on the height of the conventional VG h = 0.25m with the angle of attack of the vane to the oncoming flow beta = 18.5 degrees. The results show that the VG scaling significantly affects the vortex trajectory and the peak vorticity generated by the primary vortex.

Arquitetura de uma rede de interconexão com memória compartilhada baseada na topologia crossbar

Multi-Processor System-on-Chip (MPSoC) possui vários processadores, em um único chip. Várias aplicações podem ser executadas de maneira paralela ou uma aplicação paralelizável pode ser particionada e alocada em cada processador, a fim de acelerar a sua execução. Um problema em MPSoCs é a comunicação entre os processadores, necessária para a execução destas aplicações. Neste trabalho, propomos uma arquitetura de rede de interconexão baseada na topologia crossbar, com memória compartilhada. Esta arquitetura é parametrizável, possuindo N processadores e N módulos de memórias. A troca de informação entre os processadores é feita via memória compartilhada. Neste tipo de implementação cada processador executa a sua aplicação em seu próprio módulo de memória. Através da rede, todos os processadores têm completo acesso a seus módulos de memória simultaneamente, permitindo que cada aplicação seja executada concorrentemente. Além disso, um processador pode acessar outros módulos de memória, sempre que necessite obter dados gerados por outro processador. A arquitetura proposta é modelada em VHDL e seu desempenho é analisado através da execução paralela de uma aplicação, em comparação à sua respectiva execução sequencial. A aplicação escolhida consiste na otimização de funções objetivo através do método de Otimização por Enxame de Partículas (Particle Swarm Optimization - PSO). Neste método, um enxame de partículas é distribuído igualmente entre os processadores da rede e, ao final de cada interação, um processador acessa o módulo de memória de outro processador, a fim de obter a melhor posição encontrada pelo enxame alocado neste. A comunicação entre processadores é baseada em três estratégias: anel, vizinhança e broadcast. Essa aplicação foi escolhida por ser computacionalmente intensiva e, dessa forma, uma forte candidata a paralelização.