La ingeniería al servicio de la historia: imágenes invisibles del paleolítico

Nuevas tecnologías aplicadas a la arqueología

Servidor de datos y página web para el aprendizaje de SIG en la Ingeniería Forestal

Los Sistemas de Información geográfica (SIG) son una herramienta de trabajo habitual en el ámbito de la ingeniería forestal, tanto en la faceta de redacción de proyectos, como en la investigación sobre el medio ambiente y el territorio. Cada vez hay más información cartográfica disponible desde servidores de diferentes instituciones, por lo que consideramos que es muy útil contar con una herramienta de organización de la información. En el trabajo que se presenta, se pretende proporcionar a los estudiantes e investigadores en materia forestal un portal que contenga información actualizada y ordenada sobre los recursos existentes compatibles con los SIG. Por tanto constituiráuna herramienta de apoyo que facilitarála fase de documentación, búsqueda de datos compatibles y aprendizaje de las herramientas que sirven de base para el desarrollo de cualquier trabajo técnico o de investigación relacionado con el medio ambiente y el territorio que se apoye en los SIG.

Importancia de los modelos de conducta en la intención emprendedora en estudiantes de ingeniería = The importance of role models for the entrepreneurial intention of technical degrees students

El emprendimiento de base tecnológica es un tema crítico para la generación de crecimiento económico, por lo que conocer los determinantes de la intención emprendedora de estudiantes de universidades técnicas adquiere una especial relevancia. En este estudio se analiza la importancia de los modelos de conducta en la intención emprendedora entre los estudiantes de carreras técnicas. Los resultados muestran que los estudiantes de padres empresarios tienen una intención emprendedora superior a la media, mientras que los de hijos de padres funcionarios están por debajo de ella. Igualmente, la ausencia de modelos de conducta emprendedora en el entorno cercano disminuye la intención emprendedora, mientras que la ausencia de funcionarios no la hace aumentar.

Plataforma digital interactiva como modelo de gestión en el campo de la arquitectura e ingeniería: ecosistema parque natural de 'El Hondo'

Plataforma digital interactiva como modelo de gestión en el campo de la arquitectura e ingeniería: ecosistema parque natural de 'El Hondo'

Desarrollo de software sobre entornos PaaS: revisión general, nuevas perspectivas y desafíos para la ingeniería de software

El uso de la computación en la nube ofrece un nuevo paradigma que procura proporcionar servicios informáticos para los cuales no es necesario contar con grandes infraestructuras y sobre todo, con las complejidades de costos, seguridad y mantenimiento implícitas. Si bien se ha posicionado en los últimos años como una plataforma innovadora en el ámbito de la tecnología de consumo masivo y organizacional, también puede ser tópico de investigación importante en ciertas áreas de interés como el desarrollo de Software, presentando en ese campo, una serie de ventajas y retos estimulantes que pueden ser explorados. Este trabajo de investigación, sigue con dicho sentido, el objetivo de exponer la situación actual sobre el empleo de la computación en la nube como entorno de desarrollo de Software, sectorizando a través de su capa PaaS, el modelo conceptual de trabajo, las perspectivas recientes, problemas e implicaciones generales del uso de ésta como herramienta plausible en proyectos de desarrollo de Software. El análisis de los diferentes temas abordados, tiene la intención en general, de proporcionar información objetiva, crítica y cuantitativa sobre la concentración de la investigación relacionada a PaaS, así como un marco de interpretación reciente que aporte una perspectiva referencial para futuras investigaciones asociadas.---ABSTRACT---The use of cloud computing offers a new paradigm to provide computer services for which it is not necessary to have large infrastructure and especially with the complexities of cost, safety and maintenance implied. While it has positioned itself in recent years as an innovative platform in the field of technology and massive organizational consumption, can also be an important research topic in certain areas of interest including, the development of Software, presenting in this field, a series of advantages, disadvantages and stimulating challenges that can be explored. This research, following with that sense, try to present the current situation related to the use of cloud computing as a software development environment, through its sectorized PaaS layer, showing the conceptual working model, actual perspectives, problems and general implications of using this as a possible tool in Software development projects. The analysis of the different topics covered, intends in a general form, provide objective, critical and quantitative information about the concentration of research related to PaaS, and a recent interpretation framework to provide a referential perspective for future related researches.

Ideas sobre una guía metodológica básica para la redacción de los anejos de Geología y Geotecnia de los TFT de las titulaciones de ingeniería civil.

Los Trabajos Fin de Título (TFT) de las titulaciones de ingeniería civil, en su modalidad de “trabajos de carácter profesional directamente relacionados con los estudios cursados”, deben incluir anejos específicos de Geología y Geotecnia, cuya elaboración resulta en ocasiones compleja para los estudiantes: 1º) por el tiempo transcurrido entre los primeros cursos, cuando se imparten estas materias, y el final de los estudios; y 2º) por la necesidad de equipos especiales para el reconocimiento del terreno, que exceden sus posibilidades económicas. A modo de directrices orientadoras para tutores y estudiantes, se han considerado cuatro tareas básicas que permitan elaborar y redactar estos anejos, de forma razonada y ordenada. Además, se propone un índice-guía que consta de ocho apartados. Por último, se pretende hacer partícipes a profesores y alumnos de ingeniería civil de estas ideas, de manera que con sucesivas mejoras, pueda constituir una guía metodológica

Estudio de las técnicas de la ingeniería social usadas en ataques de ciberseguridad y análisis sociológico

La ciberseguridad es un tema que está cobrando cada vez más importancia en nuestra sociedad debido al continuo desarrollo que está experimentando Internet. Las personas siempre se han preocupado por proteger sus datos y posesiones físicas; pero, por algún motivo que se desconoce, no logran tomar conciencia de que es igualmente importante guardar de manera segura su información digital. Últimamente, empresas y particulares han empezado a instalar cortafuegos, sistemas anti-virus, sistemas de detección frente a intrusos, etc. Sin embargo, hay una parte de la ciberseguridad desconocida y muy peligrosa que puede provocar que un ataque tenga éxito pese a existir todos estos sistemas de protección: la Ingeniería Social. El objetivo de este documento es repasar de manera detallada las técnicas que utilizan hoy en día los hackers para complementar sus ataques o para realizarlos directamente a través de ellas. Muchos métodos han existido siempre, otros han evolucionado a través del tiempo y algunos han surgido con el paso de los años debido a los nuevos medios de comunicación que se han ido desarrollando. Además, se va a intentar analizar cuáles son las mejores técnicas dependiendo de cuál sea el objetivo del atacante. Este estudio se ha realizado considerando las diferencias que supone que un ataque vaya dirigido a una persona corriente o a una empresa en particular. Este apartado reúne todos los datos que se han podido encontrar para que quien lo lea sea capaz de tener en cuenta la mayoría de casos posibles que un hacker puede considerar cuando realiza un ataque de estas características. Por último, se ha creído importante proponer una campaña de concienciación para aportar una posible solución a la educación de la sociedad sobre la Ingeniería Social. Repasando campañas de sensibilización hechas en el pasado por empresas, instituciones privadas o gobiernos y analizando los errores y aciertos de éstas, se ha desarrollado brevemente una campaña de cambio social propia

Estudios y herramientas para la evaluación y la mejora de la motivación en la ingeniería del software

Comprender y estimular la motivación resulta crucial para favorecer el rendimiento de los estudiantes universitarios y profesionales de diversos ámbitos de conocimiento, como el de la Ingeniería del Software. Actualmente, este sector está demandando soluciones científico-tecnológicas para trabajar de una manera práctica y sistemática sobre elementos motivacionales como la satisfacción por el estudio y el trabajo, el aprendizaje activo o las relaciones interpersonales. El objetivo de esta Tesis Doctoral es definir y validar soluciones para evaluar y mejorar la motivación de los estudiantes y profesionales en Ingeniería del Software. Para ello, se han creado instrumentos, metodologías y tecnologías que se han aplicado con un total de 152 estudiantes y 166 profesionales. Esta experiencia empírica ha servido para mejorar de manera continua dichas aportaciones, así como para comprobar en un entorno real su validez y utilidad. Los datos recogidos revelan que las soluciones provistas han resultado eficaces para comprender y estimular la motivación tanto en el ámbito académico como en el profesional. Además, a raíz de los datos recogidos se han podido explorar aspectos de interés sobre las características y particularidades motivacionales asociadas a la Ingeniería del Software. Por tanto, esta Tesis Doctoral resulta de interés para las universidades y empresas de este sector sensibilizadas con el desarrollo motivacional de sus estudiantes y trabajadores. Abstract It is crucial to understand and encourage the motivation of students and professionals in order to enhance their performance. This applies to students and professionals from diverse fields such as Software Engineering. Currently this sector is demanding scientific–technological solutions to work on motivational elements in a pragmatic and systematic way. Such elements are among others study and work satisfaction, active learning or interpersonal relationships. This Doctoral Thesis objective is to establish and validate solutions to evaluate and improve the motivation in the Software Engineering field. To achieve this goal, resources, methods and technologies have been created. They have been applied to 152 students and 166 professionals. This empirical experience served to, on one hand, enhance in a continuous way the provided contributions, and on the other hand, to test in a real environment their validity and utility. The collected data reveal that the provided solutions were effective to understand and encourage motivation both in the academic and in the professional area. In addition, the collected data enable to examine interesting aspects and motivational special features associated with Software Engineering. Therefore this Doctoral Thesis is relevant to universities and firms from this field which are aware of the significance of the motivational development of their students and employees.

Fault management techniques for systems with SRAM-based FPGAs

Las Field-Programmable Gate Arrays (FPGAs) SRAM se construyen sobre una memoria de configuración de tecnología RAM Estática (SRAM). Presentan múltiples características que las hacen muy interesantes para diseñar sistemas empotrados complejos. En primer lugar presentan un coste no-recurrente de ingeniería (NRE) bajo, ya que los elementos lógicos y de enrutado están pre-implementados (el diseño de usuario define su conexionado). También, a diferencia de otras tecnologías de FPGA, pueden ser reconfiguradas (incluso en campo) un número ilimitado de veces. Es más, las FPGAs SRAM de Xilinx soportan Reconfiguración Parcial Dinámica (DPR), la cual permite reconfigurar la FPGA sin interrumpir la aplicación. Finalmente, presentan una alta densidad de lógica, una alta capacidad de procesamiento y un rico juego de macro-bloques. Sin embargo, un inconveniente de esta tecnología es su susceptibilidad a la radiación ionizante, la cual aumenta con el grado de integración (geometrías más pequeñas, menores tensiones y mayores frecuencias). Esta es una precupación de primer nivel para aplicaciones en entornos altamente radiativos y con requisitos de alta confiabilidad. Este fenómeno conlleva una degradación a largo plazo y también puede inducir fallos instantáneos, los cuales pueden ser reversibles o producir daños irreversibles. En las FPGAs SRAM, los fallos inducidos por radiación pueden aparecer en en dos capas de arquitectura diferentes, que están físicamente superpuestas en el dado de silicio. La Capa de Aplicación (o A-Layer) contiene el hardware definido por el usuario, y la Capa de Configuración contiene la memoria de configuración y la circuitería de soporte. Los fallos en cualquiera de estas capas pueden hacer fracasar el sistema, lo cual puede ser ás o menos tolerable dependiendo de los requisitos de confiabilidad del sistema. En el caso general, estos fallos deben gestionados de alguna manera. Esta tesis trata sobre la gestión de fallos en FPGAs SRAM a nivel de sistema, en el contexto de sistemas empotrados autónomos y confiables operando en un entorno radiativo. La tesis se centra principalmente en aplicaciones espaciales, pero los mismos principios pueden aplicarse a aplicaciones terrenas. Las principales diferencias entre ambas son el nivel de radiación y la posibilidad de mantenimiento. Las diferentes técnicas para la gestión de fallos en A-Layer y C-Layer son clasificados, y sus implicaciones en la confiabilidad del sistema son analizados. Se proponen varias arquitecturas tanto para Gestores de Fallos de una capa como de doble-capa. Para estos últimos se propone una arquitectura novedosa, flexible y versátil. Gestiona las dos capas concurrentemente de manera coordinada, y permite equilibrar el nivel de redundancia y la confiabilidad. Con el objeto de validar técnicas de gestión de fallos dinámicas, se desarrollan dos diferentes soluciones. La primera es un entorno de simulación para Gestores de Fallos de C-Layer, basado en SystemC como lenguaje de modelado y como simulador basado en eventos. Este entorno y su metodología asociada permite explorar el espacio de diseño del Gestor de Fallos, desacoplando su diseño del desarrollo de la FPGA objetivo. El entorno incluye modelos tanto para la C-Layer de la FPGA como para el Gestor de Fallos, los cuales pueden interactuar a diferentes niveles de abstracción (a nivel de configuration frames y a nivel físico JTAG o SelectMAP). El entorno es configurable, escalable y versátil, e incluye capacidades de inyección de fallos. Los resultados de simulación para algunos escenarios son presentados y comentados. La segunda es una plataforma de validación para Gestores de Fallos de FPGAs Xilinx Virtex. La plataforma hardware aloja tres Módulos de FPGA Xilinx Virtex-4 FX12 y dos Módulos de Unidad de Microcontrolador (MCUs) de 32-bits de propósito general. Los Módulos MCU permiten prototipar Gestores de Fallos de C-Layer y A-Layer basados en software. Cada Módulo FPGA implementa un enlace de A-Layer Ethernet (a través de un switch Ethernet) con uno de los Módulos MCU, y un enlace de C-Layer JTAG con el otro. Además, ambos Módulos MCU intercambian comandos y datos a través de un enlace interno tipo UART. Al igual que para el entorno de simulación, se incluyen capacidades de inyección de fallos. Los resultados de pruebas para algunos escenarios son también presentados y comentados. En resumen, esta tesis cubre el proceso completo desde la descripción de los fallos FPGAs SRAM inducidos por radiación, pasando por la identificación y clasificación de técnicas de gestión de fallos, y por la propuesta de arquitecturas de Gestores de Fallos, para finalmente validarlas por simulación y pruebas. El trabajo futuro está relacionado sobre todo con la implementación de Gestores de Fallos de Sistema endurecidos para radiación. ABSTRACT SRAM-based Field-Programmable Gate Arrays (FPGAs) are built on Static RAM (SRAM) technology configuration memory. They present a number of features that make them very convenient for building complex embedded systems. First of all, they benefit from low Non-Recurrent Engineering (NRE) costs, as the logic and routing elements are pre-implemented (user design defines their connection). Also, as opposed to other FPGA technologies, they can be reconfigured (even in the field) an unlimited number of times. Moreover, Xilinx SRAM-based FPGAs feature Dynamic Partial Reconfiguration (DPR), which allows to partially reconfigure the FPGA without disrupting de application. Finally, they feature a high logic density, high processing capability and a rich set of hard macros. However, one limitation of this technology is its susceptibility to ionizing radiation, which increases with technology scaling (smaller geometries, lower voltages and higher frequencies). This is a first order concern for applications in harsh radiation environments and requiring high dependability. Ionizing radiation leads to long term degradation as well as instantaneous faults, which can in turn be reversible or produce irreversible damage. In SRAM-based FPGAs, radiation-induced faults can appear at two architectural layers, which are physically overlaid on the silicon die. The Application Layer (or A-Layer) contains the user-defined hardware, and the Configuration Layer (or C-Layer) contains the (volatile) configuration memory and its support circuitry. Faults at either layers can imply a system failure, which may be more ore less tolerated depending on the dependability requirements. In the general case, such faults must be managed in some way. This thesis is about managing SRAM-based FPGA faults at system level, in the context of autonomous and dependable embedded systems operating in a radiative environment. The focus is mainly on space applications, but the same principles can be applied to ground applications. The main differences between them are the radiation level and the possibility for maintenance. The different techniques for A-Layer and C-Layer fault management are classified and their implications in system dependability are assessed. Several architectures are proposed, both for single-layer and dual-layer Fault Managers. For the latter, a novel, flexible and versatile architecture is proposed. It manages both layers concurrently in a coordinated way, and allows balancing redundancy level and dependability. For the purpose of validating dynamic fault management techniques, two different solutions are developed. The first one is a simulation framework for C-Layer Fault Managers, based on SystemC as modeling language and event-driven simulator. This framework and its associated methodology allows exploring the Fault Manager design space, decoupling its design from the target FPGA development. The framework includes models for both the FPGA C-Layer and for the Fault Manager, which can interact at different abstraction levels (at configuration frame level and at JTAG or SelectMAP physical level). The framework is configurable, scalable and versatile, and includes fault injection capabilities. Simulation results for some scenarios are presented and discussed. The second one is a validation platform for Xilinx Virtex FPGA Fault Managers. The platform hosts three Xilinx Virtex-4 FX12 FPGA Modules and two general-purpose 32-bit Microcontroller Unit (MCU) Modules. The MCU Modules allow prototyping software-based CLayer and A-Layer Fault Managers. Each FPGA Module implements one A-Layer Ethernet link (through an Ethernet switch) with one of the MCU Modules, and one C-Layer JTAG link with the other. In addition, both MCU Modules exchange commands and data over an internal UART link. Similarly to the simulation framework, fault injection capabilities are implemented. Test results for some scenarios are also presented and discussed. In summary, this thesis covers the whole process from describing the problem of radiationinduced faults in SRAM-based FPGAs, then identifying and classifying fault management techniques, then proposing Fault Manager architectures and finally validating them by simulation and test. The proposed future work is mainly related to the implementation of radiation-hardened System Fault Managers.

Gestión de Emisiones de Gases de Efecto Invernadero como parte de la Estrategia de Sostenibilidad de la Escuela Técnica Superior de Ingeniería de Montes, Forestal y del Medio Natural

Las consecuencias ambientales, sociales y económicas que conlleva el cambio climático, enfatizan la creciente preocupación por desarrollar estrategias, medidas y acciones de prevención, adaptación y mitigación del mismo. La aplicación de buenas prácticas integradas en el modelo de gestión de las organizaciones bajo los criterios de responsabilidad social y sostenibilidad permite: tener un mayor control de riesgos, identificar nuevas oportunidades, mejorar relaciones con los grupos de interés, la reputación corporativa y el rendimiento económico. Desde el Equipo Directivo de la Escuela Técnica Superior de Ingeniería de Montes, Forestal y del Medio Natural (E.T.S.I.M.F.M.N.) se traza el proyecto Responsables Sostenibles Universitarios que trabaja en los ámbitos de la responsabilidad social universitaria y el desarrollo sostenible. En este sentido, se ha promovido la elaboración de este Proyecto Fin de Carrera (PFC) con el que se han logrado sus objetivos principales: 1. La cuantificación de la Huella de Carbono (HC) de 2013 de la E.T.S.I.M.F.M.N. con la aplicación de la Norma ISO 14064 y el Informe Técnico 14069, así como el análisis de la evolución de este indicador en el periodo 2011-2013. 2. Un plan para la gestión de las emisiones de GEI (GEGEI) que se puede integrar en la estrategia de sostenibilidad de la E.T.S.I.M.F.M.N. El plan de GEGEI proporciona un método para que la Escuela aborde de manera sistemática asuntos relevantes en temas sociales, ambientales y económicos relacionados con los GEI. En consecuencia, y como resultado de este PFC, se han alcanzado los siguientes objetivos generales: 1) identificar y analizar el riesgo asociado a los GEI de la Escuela; 2) realizar una evaluación de oportunidades, identificando las actuaciones que optimizan los recursos existentes, generan ahorros económicos, evitan emisiones de GEI y crean valor en el ámbito de la mejora de la identidad, imagen y reputación corporativa; 3) analizar el modelo organizacional de la Escuela y proponer los objetivos, las directrices, los procedimientos, las responsabilidades y los roles en la GEGEI del centro universitario y 4) elaborar la denominada matriz de GEGEI, con identificación de las áreas de mejora continua de procesos, las secciones de la Escuela que se ocupan de dichas áreas y las actuaciones específicas encaminadas a alcanzar los objetivos propuestos en el plan de GEGEI.

Libro de Actas del VII Congreso de estudiantes de Ciencia, Tecnología e Ingeniería Agronómica

En este VII Congreso de estudiantes volvemos agradecer a todos los profesores y alumnos su participación y colaboración en todo momento para que en este Libro de Actas que tienes entre tus manos se hayan recopilado los trabajos de más de 100 estudiantes. Todos los trabajos han sido revisados por los profesores del Comité Científico del Congreso y esperamos que las correcciones hayan sido de utilidad a los autores. Ya sólo queda “la puesta en escena” con la exposición y los nervios de hablar en público. Se dice que “no hay temas aburridos, sino oradores poco entusiastas”. Sabemos que nuestros estudiantes, si se han lanzado a presentar su trabajo en este Congreso, es porque entusiasmo no les falta, y los organizadores del Congreso vamos a hacer todo lo posible para que no decaiga. No obstante, como en cualquier otro evento de este tipo, tenemos un tiempo limitado y esperamos que los ponentes controlen su entusiasmo y sepan respetarlo. Nuestro agradecimiento a la Fundación Premio Arce, a la Comunidad de Madrid a través del Proyecto MEDGAN (S2013/ABI-2913), a NANTA S.A., Dupont Industrial Biosciences, Editorial Agrícola Española, y a las Cátedras Fertiberia e Ingenio-UPM, como patrocinadores de este evento.

Análisis del rendimiento académico del alumnado de último curso de ingeniería mediante nuevas tecnologías en el proceso de enseñanza‐aprendizaje

En el marco del Espacio Europeo de Educación Superior los estudios deben de estar orientados a facilitar la movilidad de los futuros egresados para que su inclusión en mundo laboral sea global y en este contexto, los sistemas educativos deben introducir cambios en el proceso de enseñanza – aprendizaje y en la gestión. Como uno de los elementos básicos de la creación del EEES es el aprendizaje a lo largo de la vida, se deben adoptar metodologías que doten al estudiante de capacidades para poder enfrentarse a todos los retos de la vida laboral. A través de la presente investigación se trata de aportar una visión real de la aplicación efectiva de un modelo de Aprendizaje Basado en Problemas y el Método del Caso acompañados de una fuerte Acción Tutorial y el uso de la Tecnología de la Información y Comunicación en la Universidad (TIC). Se considera asimismo de gran interés para la mejora del aprendizaje conocer cuál es la opinión real de los estudiantes universitarios, ya que son los principales implicados en relación a un modelo formativo apoyado en el Aprendizaje Basado en Problemas, el Método del Caso, la Acción Tutorial y utilización de las TIC. A través de este estudio se pretende comprobar y valorar cual es la visión real que los alumnos tienen de estas aplicaciones y como las utilizan. Para ello durante los últimos cursos se ha trabajado con alumnos de los últimos cursos de la Escuela Técnica Superior de Ingeniería Civil de la Universidad Politécnica de Madrid aplicando técnicas de Aprendizaje Basado en Problemas y el Método del Caso conjuntamente con la utilización de un Modelo de Acción Tutorial y el uso de la TIC. La tarea se ha centrado en desarrollar, a lo largo de los cursos 2009-10, 2010-11, 2011-12 y 2013-14, un modelo de Acción Tutorial con los alumnos matriculados en las asignaturas de Caminos I, Caminos II, Aforos y Ordenación del Tráfico, asignaturas de la titulación de Ingeniería Técnica de Obras Públicas, y por otro lado, en la asignatura de Caminos, perteneciente a la titulación de Ingeniería Civil. Mediante cuestionarios al inicio y final del curso, se ha conocido cuál es la opinión que poseen los alumnos sobre esta acción. A continuación, durante los cursos 2010-11, 2011-12 y 2013-14 se desarrolla un modelo experimental para evaluar las mejoras, tanto de rendimiento como de adquisición de competencias, utilizando el Aprendizaje Basado en Problemas y el Método del Caso acompañados de las TIC en el proceso de enseñanza–aprendizaje como modelo de Acción Tutorial con alumnos. ABSTRACT Abstract In the frame of the European Higher Education Area, the studies must be faced to facilitate mobility of future graduates for inclusion in the workplace is global and in this context, educational systems must introduce changes in the process of education-learning and management. Since one of the basic elements of the creation of the EHEA is learning throughout life, there must be adopted methodologies that provide the student of aptitudes to be able to face all the challenges of the labor life. Through this research it is provided a real vision of the effective application of a Model of Learning Based on Problems and the Case Method accompanied by a strong Tutorial Action and the use of ITC in the University. It is also considered of great interest for the improvement of learning to know what the real opinion of the college students is, as they are the main players in relation in a training model based on Problem-Based Learning, the Case Method, the Tutorial Action and Use of ICT. Through this study it is expected to verify and assess which is the real vision that students have about these applications and how they use them. In order to achieve the goal of this research project, during the last three years I have been working with students of last courses of the Civil Engineering School of the Technical University of Madrid applying with them techniques of Problem-Based Learning and the Case Method together with the use of a Model Action Tutorial and the Use of Information Technology and Communication (ICT). The task has focused on developing, over the 2009-10, 2010-11, 2011-12 and 2013-14 courses, a model of Tutorial Action with students enrolled in the subjects of Roads I, Roads II, Traffic Gauging and Traffic Management, all of them of the old degree in Civil Engineering (1971 Study Plan), and secondly, on the subject of Roads which belong to the current degree of Civil Engineering. Using questionnaires at the beginning and end of the course the perception that students have on this action.. Then, during the 2010-11, 2011-12 and 2013-14 courses an experimental model is developed to evaluate improvements in both performance and skills acquisition, using Problem-Based Learning and the Case Method together with the ICT in Teaching-Learning Pprocess as a model of Tutorial Action with students.

Producción de recursos educativos abiertos con componentes sociales y semánticos basados con técnicas de ingeniería del conocimiento

Los Recursos Educativos Abiertos (REA) y los Cursos Educativos Abiertos (OCW) son utilizados como apoyo para los procesos de enseñanza aprendizaje; el carácter de abierto de estos recursos contribuye a la difusión de conocimiento y facilita el acceso a la información. Existe una gran cantidad de universidades e instituciones de educación superior que se han unido al movimiento abierto, poniendo a disposición los OCW que sus docentes realizan para los estudiantes formales, sin embargo se ha detectado que no existe un proceso estándar en la producción de OCW ya que cada universidad lo realiza con modelos propios de acuerdo a las normativas institucionales. Por lo cual en este trabajo de tesis doctoral se propone un modelo de producción de REA y OCW, denominado REACS que contempla el uso de un modelo de diseño instruccional que permite realizar un proceso sistemático de actividades que contribuyen al aprendizaje; además de la utilización de herramientas sociales y herramientas semánticas que aportan al trabajo colaborativo e identificación de los recursos por su significado, lo cual aporta a la inteligencia colectiva. REACS fue comparado con procesos de producción similares de las universidades relevantes del movimiento OCW, además de ser implementado en un caso de estudio con tres fases en la creación de OCW para una institución de educación superior. Con esta validación se pudo comprobar que REACS aportaba a incrementar el número de estudiantes que aprueban un curso y disminuye el tiempo de producción y publicación de un OCW. ABSTRACT Open Educational Resources (OER) and Open Course Ware (OCW) are used as support for teaching and learning processes; the open characteristic of these resources contributes to the diffusion of knowledge and facilitates the access to information. There are an important number of universities and institutions of higher education have joined to the open movement, making available the OCW´s for formal students. However, it has been found that there is not a standard process for the production of OCW and each university develop these with their own models according to their institutional regulations. Therefore, this doctoral thesis proposes REACS, a production model of OER and OCW that contemplates the use of an instructional design model that allows a systematic process of activities that contribute to learning. REACS includes the use of social tools and semantic tools that provide collaborative and identification of resources based in their meaning, contributing with the collective intelligence. REACS was compared with similar production processes belonging to relevant universities in the OCW movement. Additionally OCW were produced using REACS in a study case developed in three stages. With these validations, it was found that REACS contributed to increasing the student approved ratio and the OCW production and publication times were reduced.

La evaluación de la competencia comunicativa específica en el ámbito de la ingeniería y la arquitectura

La progresiva internacionalización de las universidades españolas convierte a estas organizaciones en escenarios plurilingües. El español convive en ellos con otras lenguas, en especial el inglés, como vehículo de acceso y transmisión de conocimiento especializado. Esto requiere un proceso de alfabetización académica en lengua extranjera que tendrían que asumir las universidades de acogida, con objeto de preservar a los alumnos de los fracasos en los programas internacionales. Por el momento, en España, los programas de grado o de posgrado no establecen filtros con umbrales lingüísticos mínimos de acceso, a excepción de algunas universidades que se limitan a requerir certificados de grado de dominio del español general. No existen exámenes públicos de ingreso, o exámenes propios de postadmisión, que evalúen la habilidad lingüística comunicativa en contextos académicos. En este trabajo, se parte de la hipótesis de que los exámenes que certifican un grado de dominio de español general no sirven al propósito de discriminar a los alumnos capaces de seguir con éxito los programas de las universidades. Para verificarla, se desarrolla una prueba de examen específica que mida la capacidad de emplear el español en contextos académicos. La prueba se centra en las tareas que se revelan, en una primera fase exploratoria de la investigación, como más necesarias en lo que se refiere al uso del español como lengua vehicular: las clases magistrales. Una vez pilotada, se administró junto con otras destinadas a evaluar el grado de dominio de la lengua en contextos generales. Los resultados obtenidos del contraste de estas mediciones y de diversos análisis de los datos arrojan evidencias de que este tipo de prueba mide un constructo específico: la habilidad de uso del español en contextos académicos. ABSTRACT The progressive internationalization of Spanish universities has transformed these organizations into plurilingual scenarios. Spanish lives in them sharing the stage with other languages, especially English, as a means of access and transmission of expert knowledge. This requires a process of academic literacy in foreign language that host universities should assume, in order to safeguard students from failures in international programs. At the moment, in Spain, undergraduate or graduate programs do not set filters with minimum language requirements to gain access, except for some universities that merely require certificates of general Spanish. There are no Spanish language public admission exams, or post-enrollment tests of their own, to assess the communicative language ability of foreign students in academic contexts. In this dissertation, we start from the hypothesis that those tests that certify the student degree of mastery of the Spanish language do not serve the purpose of discriminating against students capable of successfully pursuing university programs. To prove it, a specific test that measures the ability to use Spanish in academic contexts was developed. This language test focused on the tasks associated with the most common genre, which revealed prominent in a first exploratory phase of the investigation, related to the use of Spanish as a means of instruction: university lectures. Once piloted, the test was administered along with others designed to assess the degree of mastery of the language in general contexts. Contrast results of these measurements and various analyzes of the data showed evidence that this type of test measures a specific construct: the ability to use Spanish in academic contexts.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.