Técnicas de diseño de pruebas en sistemas embebidos

El software es, cada vez más, una parte muy importante de cualquier circuito electrónico moderno, por ejemplo, un circuito realizado con algún tipo de microprocesador debe incorporar un programa de control por pequeño que sea. Al utilizarse programas informáticos en los circuitos electrónicos modernos, es muy aconsejable, por no decir imprescindible, realizar una serie de pruebas de calidad del diseño realizado. Estas pruebas son cada vez más complicadas de realizar debido al gran tamaño del software empleado en los sistemas actuales, por este motivo, es necesario estructurar una serie de pruebas con el fin de realizar un sistema de calidad, y en algunos casos, un sistema que no presente ningún peligro para el ser humano o el medio ambiente. Esta propuesta consta de la explicación de las técnicas de diseño de pruebas que existen actualmente (por lo menos las más básicas ya que es un tema muy extenso) para realizar el control de calidad del software que puede contener un sistema embebido. Además, muchos circuitos electrónicos, debido a su control o exigencia hardware, es imprescindible que sean manipulados por algún programa que requiera más que un simple microprocesador, me refiero a que se deban controlar por medio de un pequeño programa manipulado por un sistema operativo, ya sea Linux, AIX, Unix, Windows, etc., en este caso el control de calidad se debería llevar a cabo con otras técnicas de diseño. También se puede dar el caso que el circuito electrónico a controlar se deba hacer por medio de una página web. El objetivo es realizar un estudio de las actuales técnicas de diseño de pruebas que están orientadas al desarrollo de sistemas embebidos. ABSTRACT. Software is increasingly a very important part of any modern electronic circuit, for example, a circuit made with some type of microprocessor must incorporate a control program no matter the small it is. When computer programs are used in modern electronic circuits, it is quite advisable if not indispensable to perform a series of quality tests of the design. These tests are becoming more and more difficult to be performed due to the large size of the software used in current systems, which is why it is necessary to structure a series of tests in order to perform a quality system, and in some cases, a system with no danger to humans or to the environment. This proposal consists of an explanation of the techniques used in the tests (at least the most basic ones since it is a very large topic) for quality control of software which may contain an embedded system. In addition, a lot of electronic circuits, due to its control or required hardware, it is essential to be manipulated by a program that requires more than a simple microprocessor, I mean that they must be controlled by means of a small program handled by an operating system, being Linux, AIX, Unix, Windows, etc., in this case the quality control should be carried out with other design techniques. The objective is to study the current test design techniques that are geared to the development of embedded systems. It can also occur that the electronic circuit should be controlled by means of a web page.

Desarrollo de un sistema automático de medida para el control del consumo en sistemas empotrados

El Grupo de Diseño Electrónico y Microelectrónico de la Universidad Politécnica de Madrid -GDEM- se dedica, entre otras cosas, al estudio y mejora del consumo en sistemas empotrados. Es en este lugar y sobre este tema donde el proyecto a exponer ha tomado forma y desarrollo. Según un artículo de la revista online Revista de Electrónica Embebida, un sistema empotrado o embebido es aquel “sistema controlado por un microprocesador y que gracias a la programación que incorpora o que se le debe incorporar, realiza una función específica para la que ha sido diseñado, integrando en su interior la mayoría de los elementos necesarios para realizar dicho función”. El porqué de estudiar sobre este tema responde a que, cada vez, hay mayor presencia de sistemas empotrados en nuestra vida cotidiana. Esto es debido a que se está tendiendo a dotar de “inteligencia” a todo lo que puedan hacer nuestra vida un poco más fácil. Nos podemos encontrar dichos sistemas en fábricas, oficinas de atención a los ciudadanos, sistemas de seguridad de hogar, relojes, móviles, lavadoras, hornos, aspiradores y un largo etcétera en cualquier aparato que nos podamos imaginar. A pesar de sus grandes ventajas, aún hay grandes inconvenientes. El mayor problema que supone a día de hoy es la autonomía del mismo sistema, ya que hablamos de aparatos que muchas veces están alimentados por baterías -para ayudar a su portabilidad–. Por esto, se está intentando dotar a dichos sistemas de una capacidad de ahorro de energía y toma de decisiones que podrían ayudar a duplicar la autonomía de dicha batería. Un ejemplo claro son los Smartphones de hoy en día, unos aparatos casi indispensables que pueden tener una autonomía de un día. Esto es poco práctico para el usuario en caso de viajes, trabajo u otras situaciones en las que se le dé mucho uso y no pueda tener acceso a una red eléctrica. Es por esto que surge la necesidad de investigar, sin necesidad de mejorar el hardware del sistema, una manera de mejorar esta situación. Este proyecto trabajará en esa línea creando un sistema automático de medida el cual generará las corrientes que servirán como entrada para verificar el sistema de adquisición que junto con la tarjeta Beagle Board permitirá la toma de decisiones en relación con el consumo de energía. Para realizar este sistema, nos ayudaremos de diferentes herramientas que podremos encontrar en el laboratorio del GDEM, como la fuente de alimentación Agilent y la Beagle Board –como principales herramientas de trabajo- . El objetivo principal será la simulación de unas señales que, después de pasar un proceso de conversión y tratado, harán la función de representación del consumo de cada una de las partes que pueden formar un sistema empotrado genérico. Por lo tanto, podemos decir que el sistema hará la funcionalidad de un banco de pruebas que ayudará a simular dicho consumo para que el microprocesador del sistema pueda llegar a tomar alguna decisión. ABSTRACT. The Electronic and Microelectronic Design Group of Universidad Politécnica de Madrid -GDEM- is in charge, between other issues, of improving the embedded system’s consumption. It is in this place and about this subject where the exposed project has taken shape and development. According to an article from de online magazine Revista de Electronica Embebida, an embedded system is “the one controlled by a microprocessor and, thanks to the programing that it includes, it carries out a specific function what it has been designed for, being integrated in it the most necessary elements for realizing the already said function”. The because of studying this subject, answers that each time there is more presence of the embedded system in our daily life. This is due to the tendency of providing “intelligence” to all what can make our lives easier. We can find this kind of systems in factories, offices, security systems, watchers, mobile phones, washing machines, ovens, hoovers and, definitely, in all kind of machines what we can think of. Despite its large vantages, there are still some inconveniences. Nowadays, the most important problem is the autonomy of the system itself when machines that have to be supplied by batteries –making easier the portability-. Therefore, this project is going after a save capacity of energy for the system as well as being able to take decisions in order to duplicate batteries’ autonomy. Smartphones are a clear example. They are a very successful product but the autonomy is just one day. This is not practical for users, at all, if they have to travel, to work or to do any activity that involves a huge use of the phone without a socket nearby. That is why the need of investigating a way to improve this situation. This project is working on this line, creating an automatic system that will generate the currents for verifying the acquisition system that, with the beagle board, will help taking decisions regarding the energy’s consumption. To carry out this system, we need different tools that we can find in the laboratory of the group previously mentioned, like power supply Agilent and the Beagle Board – as main working tools –. The main goal is the simulation of some signals that, after a conversion process, will represent de consumption of each of the parts in the embedded generic system. Therefore, the system will be a testing ground that simulate the consumption, once sent to the processor, to be processed and so the microprocessor system might take some decision.

Dynamic media stream mobility with TURN

Multi party videoconference systems use MCU (Multipoint Control Unit) devices to forward media streams. In this paper we describe a mechanism that allows the mobility of such streams between MCU devices. This mobility is especially useful when redistribution of streams is needed due to scalability requirements. These requirements are mandatory in Cloud scenarios to adapt the number of MCUs and their capabilities to variations in the user demand. Our mechanism is based on TURN (Traversal Using Relay around NAT) standard and adapts MICE (Mobility with ICE) specification to the requirements of this kind of scenarios. We conclude that this mechanism achieves the stream mobility in a transparent way for client nodes and without interruptions for the users.

The Balanced Cross-Layer Design Routing Algorithm in Wireless Sensor Networks Using Fuzzy Logic

Recently, the cross-layer design for the wireless sensor network communication protocol has become more and more important and popular. Considering the disadvantages of the traditional cross-layer routing algorithms, in this paper we propose a new fuzzy logic-based routing algorithm, named the Balanced Cross-layer Fuzzy Logic (BCFL) routing algorithm. In BCFL, we use the cross-layer parameters’ dispersion as the fuzzy logic inference system inputs. Moreover, we give each cross-layer parameter a dynamic weight according the value of the dispersion. For getting a balanced solution, the parameter whose dispersion is large will have small weight, and vice versa. In order to compare it with the traditional cross-layer routing algorithms, BCFL is evaluated through extensive simulations. The simulation results show that the new routing algorithm can handle the multiple constraints without increasing the complexity of the algorithm and can achieve the most balanced performance on selecting the next hop relay node. Moreover, the Balanced Cross-layer Fuzzy Logic routing algorithm can adapt to the dynamic changing of the network conditions and topology effectively.

Microinformática en entornos profesionales : instalación, configuración, mantenimiento y reparación

Los sistemas microinformáticos se componen principalmente de hardware y software, con el paso del tiempo el hardware se degrada, se deteriora y en ocasiones se avería. El software evoluciona, requiere un mantenimiento, de actualización y en ocasiones falla teniendo que ser reparado o reinstalado. A nivel hardware se analizan los principales componentes que integran y que son comunes en gran parte estos sistemas, tanto en equipos de sobre mesa como portátiles, independientes del sistema operativo, además de los principales periféricos, también se analizan y recomiendan algunas herramientas necesarias para realizar el montaje, mantenimiento y reparación de estos equipos. Los principales componentes hardware internos son la placa base, memoria RAM, procesador, disco duro, carcasa, fuente de alimentación y tarjeta gráfica. Los periféricos más destacados son el monitor, teclado, ratón, impresora y escáner. Se ha incluido un apartado donde se detallan los distintos tipos de BIOS y los principales parámetros de configuración. Para todos estos componentes, tanto internos como periféricos, se ha realizado un análisis de las características que ofrecen y los detalles en los que se debe prestar especial atención en el momento de seleccionar uno frente a otro. En los casos que existen diferentes tecnologías se ha hecho una comparativa entre ambas, destacando las ventajas y los inconvenientes de unas frente a otras para que sea el usuario final quien decida cual se ajusta mejor a sus necesidades en función de las prestaciones y el coste. Un ejemplo son las impresoras de inyección de tinta frente a las laser o los discos duros mecánicos en comparación con y los discos de estado sólido (SSD). Todos estos componentes están relacionados, interconectados y dependen unos de otros, se ha dedicado un capítulo exclusivamente para estudiar cómo se ensamblan estos componentes, resaltando los principales fallos que se suelen cometer o producir y se han indicado unas serie tareas de mantenimiento preventivo que se pueden realizar para prolongar la vida útil del equipo y evitar averías por mal uso. Los mantenimientos se pueden clasificar como predictivo, perfectivo, adaptativo, preventivo y correctivo. Se ha puesto el foco principalmente en dos tipos de mantenimiento, el preventivo descrito anteriormente y en el correctivo, tanto software como hardware. El mantenimiento correctivo está enfocado al análisis, localización, diagnóstico y reparación de fallos y averías hardware y software. Se describen los principales fallos que se producen en cada componente, cómo se manifiestan o qué síntomas presentan para poder realizar pruebas específicas que diagnostiquen y acoten el fallo. En los casos que es posible la reparación se detallan las instrucciones a seguir, en otro caso se recomienda la sustitución de la pieza o componente. Se ha incluido un apartado dedicado a la virtualización, una tecnología en auge que resulta muy útil para realizar pruebas de software, reduciendo tiempos y costes en las pruebas. Otro aspecto interesante de la virtualización es que se utiliza para montar diferentes servidores virtuales sobre un único servidor físico, lo cual representa un importante ahorro en hardware y costes de mantenimiento, como por ejemplo el consumo eléctrico. A nivel software se realiza un estudio detallado de los principales problemas de seguridad y vulnerabilidades a los que está expuesto un sistema microinformático enumerando y describiendo el comportamiento de los distintos tipos de elementos maliciosos que pueden infectar un equipo, las precauciones que se deben tomar para minimizar los riesgos y las utilidades que se pueden ejecutar para prevenir o limpiar un equipo en caso de infección. Los mantenimientos y asistencias técnicas, en especial las de tipo software, no siempre precisan de la atención presencial de un técnico cualificado, por ello se ha dedicado un capítulo a las herramientas de asistencia remota que se pueden utilizar en este ámbito. Se describen algunas de las más populares y utilizadas en el mercado, su funcionamiento, características y requerimientos. De esta forma el usuario puede ser atendido de una forma rápida, minimizando los tiempos de respuesta y reduciendo los costes. ABSTRACT Microcomputer systems are basically made up of pieces of hardware and software, as time pass, there’s a degradation of the hardware pieces and sometimes failures of them. The software evolves, new versions appears and requires maintenance, upgrades and sometimes also fails having to be repaired or reinstalled. The most important hardware components in a microcomputer system are analyzed in this document for a laptop or a desktop, with independency of the operating system they run. In addition to this, the main peripherals and devices are also analyzed and a recommendation about the most proper tools necessary for maintenance and repair this kind of equipment is given as well. The main internal hardware components are: motherboard, RAM memory, microprocessor, hard drive, housing box, power supply and graphics card. The most important peripherals are: monitor, keyboard, mouse, printer and scanner. A section has been also included where different types of BIOS and main settings are listed with the basic setup parameters in each case. For all these internal components and peripherals, an analysis of their features has been done. Also an indication of the details in which special attention must be payed when choosing more than one at the same time is given. In those cases where different technologies are available, a comparison among them has been done, highlighting the advantages and disadvantages of selecting one or another to guide the end user to decide which one best fits his needs in terms of performance and costs. As an example, the inkjet vs the laser printers technologies has been faced, or also the mechanical hard disks vs the new solid state drives (SSD). All these components are interconnected and are dependent one to each other, a special chapter has been included in order to study how they must be assembled, emphasizing the most often mistakes and faults that can appear during that process, indicating different tasks that can be done as preventive maintenance to enlarge the life of the equipment and to prevent damage because of a wrong use. The different maintenances can be classified as: predictive, perfective, adaptive, preventive and corrective. The main focus is on the preventive maintains, described above, and in the corrective one, in software and hardware. Corrective maintenance is focused on the analysis, localization, diagnosis and repair of hardware and software failures and breakdowns. The most typical failures that can occur are described, also how they can be detected or the specific symptoms of each one in order to apply different technics or specific tests to diagnose and delimit the failure. In those cases where the reparation is possible, instructions to do so are given, otherwise, the replacement of the component is recommended. A complete section about virtualization has also been included. Virtualization is a state of the art technology that is very useful especially for testing software purposes, reducing time and costs during the tests. Another interesting aspect of virtualization is the possibility to have different virtual servers on a single physical server, which represents a significant savings in hardware inversion and maintenance costs, such as electricity consumption. In the software area, a detailed study has been done about security problems and vulnerabilities a microcomputer system is exposed, listing and describing the behavior of different types of malicious elements that can infect a computer, the precautions to be taken to minimize the risks and the tools that can be used to prevent or clean a computer system in case of infection. The software maintenance and technical assistance not always requires the physical presence of a qualified technician to solve the possible problems, that’s why a complete chapter about the remote support tools that can be used to do so has been also included. Some of the most popular ones used in the market are described with their characteristics and requirements. Using this kind of technology, final users can be served quickly, minimizing response times and reducing costs.

Parametric and structural self-adaptation of embedded systems using evolvable hardware

Los sistemas empotrados han sido concebidos tradicionalmente como sistemas de procesamiento específicos que realizan una tarea fija durante toda su vida útil. Para cumplir con requisitos estrictos de coste, tamaño y peso, el equipo de diseño debe optimizar su funcionamiento para condiciones muy específicas. Sin embargo, la demanda de mayor versatilidad, un funcionamiento más inteligente y, en definitiva, una mayor capacidad de procesamiento comenzaron a chocar con estas limitaciones, agravado por la incertidumbre asociada a entornos de operación cada vez más dinámicos donde comenzaban a ser desplegados progresivamente. Esto trajo como resultado una necesidad creciente de que los sistemas pudieran responder por si solos a eventos inesperados en tiempo diseño tales como: cambios en las características de los datos de entrada y el entorno del sistema en general; cambios en la propia plataforma de cómputo, por ejemplo debido a fallos o defectos de fabricación; y cambios en las propias especificaciones funcionales causados por unos objetivos del sistema dinámicos y cambiantes. Como consecuencia, la complejidad del sistema aumenta, pero a cambio se habilita progresivamente una capacidad de adaptación autónoma sin intervención humana a lo largo de la vida útil, permitiendo que tomen sus propias decisiones en tiempo de ejecución. Éstos sistemas se conocen, en general, como sistemas auto-adaptativos y tienen, entre otras características, las de auto-configuración, auto-optimización y auto-reparación. Típicamente, la parte soft de un sistema es mayoritariamente la única utilizada para proporcionar algunas capacidades de adaptación a un sistema. Sin embargo, la proporción rendimiento/potencia en dispositivos software como microprocesadores en muchas ocasiones no es adecuada para sistemas empotrados. En este escenario, el aumento resultante en la complejidad de las aplicaciones está siendo abordado parcialmente mediante un aumento en la complejidad de los dispositivos en forma de multi/many-cores; pero desafortunadamente, esto hace que el consumo de potencia también aumente. Además, la mejora en metodologías de diseño no ha sido acorde como para poder utilizar toda la capacidad de cómputo disponible proporcionada por los núcleos. Por todo ello, no se están satisfaciendo adecuadamente las demandas de cómputo que imponen las nuevas aplicaciones. La solución tradicional para mejorar la proporción rendimiento/potencia ha sido el cambio a unas especificaciones hardware, principalmente usando ASICs. Sin embargo, los costes de un ASIC son altamente prohibitivos excepto en algunos casos de producción en masa y además la naturaleza estática de su estructura complica la solución a las necesidades de adaptación. Los avances en tecnologías de fabricación han hecho que la FPGA, una vez lenta y pequeña, usada como glue logic en sistemas mayores, haya crecido hasta convertirse en un dispositivo de cómputo reconfigurable de gran potencia, con una cantidad enorme de recursos lógicos computacionales y cores hardware empotrados de procesamiento de señal y de propósito general. Sus capacidades de reconfiguración han permitido combinar la flexibilidad propia del software con el rendimiento del procesamiento en hardware, lo que tiene la potencialidad de provocar un cambio de paradigma en arquitectura de computadores, pues el hardware no puede ya ser considerado más como estático. El motivo es que como en el caso de las FPGAs basadas en tecnología SRAM, la reconfiguración parcial dinámica (DPR, Dynamic Partial Reconfiguration) es posible. Esto significa que se puede modificar (reconfigurar) un subconjunto de los recursos computacionales en tiempo de ejecución mientras el resto permanecen activos. Además, este proceso de reconfiguración puede ser ejecutado internamente por el propio dispositivo. El avance tecnológico en dispositivos hardware reconfigurables se encuentra recogido bajo el campo conocido como Computación Reconfigurable (RC, Reconfigurable Computing). Uno de los campos de aplicación más exóticos y menos convencionales que ha posibilitado la computación reconfigurable es el conocido como Hardware Evolutivo (EHW, Evolvable Hardware), en el cual se encuentra enmarcada esta tesis. La idea principal del concepto consiste en convertir hardware que es adaptable a través de reconfiguración en una entidad evolutiva sujeta a las fuerzas de un proceso evolutivo inspirado en el de las especies biológicas naturales, que guía la dirección del cambio. Es una aplicación más del campo de la Computación Evolutiva (EC, Evolutionary Computation), que comprende una serie de algoritmos de optimización global conocidos como Algoritmos Evolutivos (EA, Evolutionary Algorithms), y que son considerados como algoritmos universales de resolución de problemas. En analogía al proceso biológico de la evolución, en el hardware evolutivo el sujeto de la evolución es una población de circuitos que intenta adaptarse a su entorno mediante una adecuación progresiva generación tras generación. Los individuos pasan a ser configuraciones de circuitos en forma de bitstreams caracterizados por descripciones de circuitos reconfigurables. Seleccionando aquellos que se comportan mejor, es decir, que tienen una mejor adecuación (o fitness) después de ser evaluados, y usándolos como padres de la siguiente generación, el algoritmo evolutivo crea una nueva población hija usando operadores genéticos como la mutación y la recombinación. Según se van sucediendo generaciones, se espera que la población en conjunto se aproxime a la solución óptima al problema de encontrar una configuración del circuito adecuada que satisfaga las especificaciones. El estado de la tecnología de reconfiguración después de que la familia de FPGAs XC6200 de Xilinx fuera retirada y reemplazada por las familias Virtex a finales de los 90, supuso un gran obstáculo para el avance en hardware evolutivo; formatos de bitstream cerrados (no conocidos públicamente); dependencia de herramientas del fabricante con soporte limitado de DPR; una velocidad de reconfiguración lenta; y el hecho de que modificaciones aleatorias del bitstream pudieran resultar peligrosas para la integridad del dispositivo, son algunas de estas razones. Sin embargo, una propuesta a principios de los años 2000 permitió mantener la investigación en el campo mientras la tecnología de DPR continuaba madurando, el Circuito Virtual Reconfigurable (VRC, Virtual Reconfigurable Circuit). En esencia, un VRC en una FPGA es una capa virtual que actúa como un circuito reconfigurable de aplicación específica sobre la estructura nativa de la FPGA que reduce la complejidad del proceso reconfiguración y aumenta su velocidad (comparada con la reconfiguración nativa). Es un array de nodos computacionales especificados usando descripciones HDL estándar que define recursos reconfigurables ad-hoc: multiplexores de rutado y un conjunto de elementos de procesamiento configurables, cada uno de los cuales tiene implementadas todas las funciones requeridas, que pueden seleccionarse a través de multiplexores tal y como ocurre en una ALU de un microprocesador. Un registro grande actúa como memoria de configuración, por lo que la reconfiguración del VRC es muy rápida ya que tan sólo implica la escritura de este registro, el cual controla las señales de selección del conjunto de multiplexores. Sin embargo, esta capa virtual provoca: un incremento de área debido a la implementación simultánea de cada función en cada nodo del array más los multiplexores y un aumento del retardo debido a los multiplexores, reduciendo la frecuencia de funcionamiento máxima. La naturaleza del hardware evolutivo, capaz de optimizar su propio comportamiento computacional, le convierten en un buen candidato para avanzar en la investigación sobre sistemas auto-adaptativos. Combinar un sustrato de cómputo auto-reconfigurable capaz de ser modificado dinámicamente en tiempo de ejecución con un algoritmo empotrado que proporcione una dirección de cambio, puede ayudar a satisfacer los requisitos de adaptación autónoma de sistemas empotrados basados en FPGA. La propuesta principal de esta tesis está por tanto dirigida a contribuir a la auto-adaptación del hardware de procesamiento de sistemas empotrados basados en FPGA mediante hardware evolutivo. Esto se ha abordado considerando que el comportamiento computacional de un sistema puede ser modificado cambiando cualquiera de sus dos partes constitutivas: una estructura hard subyacente y un conjunto de parámetros soft. De esta distinción, se derivan dos lineas de trabajo. Por un lado, auto-adaptación paramétrica, y por otro auto-adaptación estructural. El objetivo perseguido en el caso de la auto-adaptación paramétrica es la implementación de técnicas de optimización evolutiva complejas en sistemas empotrados con recursos limitados para la adaptación paramétrica online de circuitos de procesamiento de señal. La aplicación seleccionada como prueba de concepto es la optimización para tipos muy específicos de imágenes de los coeficientes de los filtros de transformadas wavelet discretas (DWT, DiscreteWavelet Transform), orientada a la compresión de imágenes. Por tanto, el objetivo requerido de la evolución es una compresión adaptativa y más eficiente comparada con los procedimientos estándar. El principal reto radica en reducir la necesidad de recursos de supercomputación para el proceso de optimización propuesto en trabajos previos, de modo que se adecúe para la ejecución en sistemas empotrados. En cuanto a la auto-adaptación estructural, el objetivo de la tesis es la implementación de circuitos auto-adaptativos en sistemas evolutivos basados en FPGA mediante un uso eficiente de sus capacidades de reconfiguración nativas. En este caso, la prueba de concepto es la evolución de tareas de procesamiento de imagen tales como el filtrado de tipos desconocidos y cambiantes de ruido y la detección de bordes en la imagen. En general, el objetivo es la evolución en tiempo de ejecución de tareas de procesamiento de imagen desconocidas en tiempo de diseño (dentro de un cierto grado de complejidad). En este caso, el objetivo de la propuesta es la incorporación de DPR en EHW para evolucionar la arquitectura de un array sistólico adaptable mediante reconfiguración cuya capacidad de evolución no había sido estudiada previamente. Para conseguir los dos objetivos mencionados, esta tesis propone originalmente una plataforma evolutiva que integra un motor de adaptación (AE, Adaptation Engine), un motor de reconfiguración (RE, Reconfiguration Engine) y un motor computacional (CE, Computing Engine) adaptable. El el caso de adaptación paramétrica, la plataforma propuesta está caracterizada por: • un CE caracterizado por un núcleo de procesamiento hardware de DWT adaptable mediante registros reconfigurables que contienen los coeficientes de los filtros wavelet • un algoritmo evolutivo como AE que busca filtros wavelet candidatos a través de un proceso de optimización paramétrica desarrollado específicamente para sistemas caracterizados por recursos de procesamiento limitados • un nuevo operador de mutación simplificado para el algoritmo evolutivo utilizado, que junto con un mecanismo de evaluación rápida de filtros wavelet candidatos derivado de la literatura actual, asegura la viabilidad de la búsqueda evolutiva asociada a la adaptación de wavelets. En el caso de adaptación estructural, la plataforma propuesta toma la forma de: • un CE basado en una plantilla de array sistólico reconfigurable de 2 dimensiones compuesto de nodos de procesamiento reconfigurables • un algoritmo evolutivo como AE que busca configuraciones candidatas del array usando un conjunto de funcionalidades de procesamiento para los nodos disponible en una biblioteca accesible en tiempo de ejecución • un RE hardware que explota la capacidad de reconfiguración nativa de las FPGAs haciendo un uso eficiente de los recursos reconfigurables del dispositivo para cambiar el comportamiento del CE en tiempo de ejecución • una biblioteca de elementos de procesamiento reconfigurables caracterizada por bitstreams parciales independientes de la posición, usados como el conjunto de configuraciones disponibles para los nodos de procesamiento del array Las contribuciones principales de esta tesis se pueden resumir en la siguiente lista: • Una plataforma evolutiva basada en FPGA para la auto-adaptación paramétrica y estructural de sistemas empotrados compuesta por un motor computacional (CE), un motor de adaptación (AE) evolutivo y un motor de reconfiguración (RE). Esta plataforma se ha desarrollado y particularizado para los casos de auto-adaptación paramétrica y estructural. • En cuanto a la auto-adaptación paramétrica, las contribuciones principales son: – Un motor computacional adaptable mediante registros que permite la adaptación paramétrica de los coeficientes de una implementación hardware adaptativa de un núcleo de DWT. – Un motor de adaptación basado en un algoritmo evolutivo desarrollado específicamente para optimización numérica, aplicada a los coeficientes de filtros wavelet en sistemas empotrados con recursos limitados. – Un núcleo IP de DWT auto-adaptativo en tiempo de ejecución para sistemas empotrados que permite la optimización online del rendimiento de la transformada para compresión de imágenes en entornos específicos de despliegue, caracterizados por tipos diferentes de señal de entrada. – Un modelo software y una implementación hardware de una herramienta para la construcción evolutiva automática de transformadas wavelet específicas. • Por último, en cuanto a la auto-adaptación estructural, las contribuciones principales son: – Un motor computacional adaptable mediante reconfiguración nativa de FPGAs caracterizado por una plantilla de array sistólico en dos dimensiones de nodos de procesamiento reconfigurables. Es posible mapear diferentes tareas de cómputo en el array usando una biblioteca de elementos sencillos de procesamiento reconfigurables. – Definición de una biblioteca de elementos de procesamiento apropiada para la síntesis autónoma en tiempo de ejecución de diferentes tareas de procesamiento de imagen. – Incorporación eficiente de la reconfiguración parcial dinámica (DPR) en sistemas de hardware evolutivo, superando los principales inconvenientes de propuestas previas como los circuitos reconfigurables virtuales (VRCs). En este trabajo también se comparan originalmente los detalles de implementación de ambas propuestas. – Una plataforma tolerante a fallos, auto-curativa, que permite la recuperación funcional online en entornos peligrosos. La plataforma ha sido caracterizada desde una perspectiva de tolerancia a fallos: se proponen modelos de fallo a nivel de CLB y de elemento de procesamiento, y usando el motor de reconfiguración, se hace un análisis sistemático de fallos para un fallo en cada elemento de procesamiento y para dos fallos acumulados. – Una plataforma con calidad de filtrado dinámica que permite la adaptación online a tipos de ruido diferentes y diferentes comportamientos computacionales teniendo en cuenta los recursos de procesamiento disponibles. Por un lado, se evolucionan filtros con comportamientos no destructivos, que permiten esquemas de filtrado en cascada escalables; y por otro, también se evolucionan filtros escalables teniendo en cuenta requisitos computacionales de filtrado cambiantes dinámicamente. Este documento está organizado en cuatro partes y nueve capítulos. La primera parte contiene el capítulo 1, una introducción y motivación sobre este trabajo de tesis. A continuación, el marco de referencia en el que se enmarca esta tesis se analiza en la segunda parte: el capítulo 2 contiene una introducción a los conceptos de auto-adaptación y computación autonómica (autonomic computing) como un campo de investigación más general que el muy específico de este trabajo; el capítulo 3 introduce la computación evolutiva como la técnica para dirigir la adaptación; el capítulo 4 analiza las plataformas de computación reconfigurables como la tecnología para albergar hardware auto-adaptativo; y finalmente, el capítulo 5 define, clasifica y hace un sondeo del campo del hardware evolutivo. Seguidamente, la tercera parte de este trabajo contiene la propuesta, desarrollo y resultados obtenidos: mientras que el capítulo 6 contiene una declaración de los objetivos de la tesis y la descripción de la propuesta en su conjunto, los capítulos 7 y 8 abordan la auto-adaptación paramétrica y estructural, respectivamente. Finalmente, el capítulo 9 de la parte 4 concluye el trabajo y describe caminos de investigación futuros. ABSTRACT Embedded systems have traditionally been conceived to be specific-purpose computers with one, fixed computational task for their whole lifetime. Stringent requirements in terms of cost, size and weight forced designers to highly optimise their operation for very specific conditions. However, demands for versatility, more intelligent behaviour and, in summary, an increased computing capability began to clash with these limitations, intensified by the uncertainty associated to the more dynamic operating environments where they were progressively being deployed. This brought as a result an increasing need for systems to respond by themselves to unexpected events at design time, such as: changes in input data characteristics and system environment in general; changes in the computing platform itself, e.g., due to faults and fabrication defects; and changes in functional specifications caused by dynamically changing system objectives. As a consequence, systems complexity is increasing, but in turn, autonomous lifetime adaptation without human intervention is being progressively enabled, allowing them to take their own decisions at run-time. This type of systems is known, in general, as selfadaptive, and are able, among others, of self-configuration, self-optimisation and self-repair. Traditionally, the soft part of a system has mostly been so far the only place to provide systems with some degree of adaptation capabilities. However, the performance to power ratios of software driven devices like microprocessors are not adequate for embedded systems in many situations. In this scenario, the resulting rise in applications complexity is being partly addressed by rising devices complexity in the form of multi and many core devices; but sadly, this keeps on increasing power consumption. Besides, design methodologies have not been improved accordingly to completely leverage the available computational power from all these cores. Altogether, these factors make that the computing demands new applications pose are not being wholly satisfied. The traditional solution to improve performance to power ratios has been the switch to hardware driven specifications, mainly using ASICs. However, their costs are highly prohibitive except for some mass production cases and besidesthe static nature of its structure complicates the solution to the adaptation needs. The advancements in fabrication technologies have made that the once slow, small FPGA used as glue logic in bigger systems, had grown to be a very powerful, reconfigurable computing device with a vast amount of computational logic resources and embedded, hardened signal and general purpose processing cores. Its reconfiguration capabilities have enabled software-like flexibility to be combined with hardware-like computing performance, which has the potential to cause a paradigm shift in computer architecture since hardware cannot be considered as static anymore. This is so, since, as is the case with SRAMbased FPGAs, Dynamic Partial Reconfiguration (DPR) is possible. This means that subsets of the FPGA computational resources can now be changed (reconfigured) at run-time while the rest remains active. Besides, this reconfiguration process can be triggered internally by the device itself. This technological boost in reconfigurable hardware devices is actually covered under the field known as Reconfigurable Computing. One of the most exotic fields of application that Reconfigurable Computing has enabled is the known as Evolvable Hardware (EHW), in which this dissertation is framed. The main idea behind the concept is turning hardware that is adaptable through reconfiguration into an evolvable entity subject to the forces of an evolutionary process, inspired by that of natural, biological species, that guides the direction of change. It is yet another application of the field of Evolutionary Computation (EC), which comprises a set of global optimisation algorithms known as Evolutionary Algorithms (EAs), considered as universal problem solvers. In analogy to the biological process of evolution, in EHW the subject of evolution is a population of circuits that tries to get adapted to its surrounding environment by progressively getting better fitted to it generation after generation. Individuals become circuit configurations representing bitstreams that feature reconfigurable circuit descriptions. By selecting those that behave better, i.e., with a higher fitness value after being evaluated, and using them as parents of the following generation, the EA creates a new offspring population by using so called genetic operators like mutation and recombination. As generations succeed one another, the whole population is expected to approach to the optimum solution to the problem of finding an adequate circuit configuration that fulfils system objectives. The state of reconfiguration technology after Xilinx XC6200 FPGA family was discontinued and replaced by Virtex families in the late 90s, was a major obstacle for advancements in EHW; closed (non publicly known) bitstream formats; dependence on manufacturer tools with highly limiting support of DPR; slow speed of reconfiguration; and random bitstream modifications being potentially hazardous for device integrity, are some of these reasons. However, a proposal in the first 2000s allowed to keep investigating in this field while DPR technology kept maturing, the Virtual Reconfigurable Circuit (VRC). In essence, a VRC in an FPGA is a virtual layer acting as an application specific reconfigurable circuit on top of an FPGA fabric that reduces the complexity of the reconfiguration process and increases its speed (compared to native reconfiguration). It is an array of computational nodes specified using standard HDL descriptions that define ad-hoc reconfigurable resources; routing multiplexers and a set of configurable processing elements, each one containing all the required functions, which are selectable through functionality multiplexers as in microprocessor ALUs. A large register acts as configuration memory, so VRC reconfiguration is very fast given it only involves writing this register, which drives the selection signals of the set of multiplexers. However, large overheads are introduced by this virtual layer; an area overhead due to the simultaneous implementation of every function in every node of the array plus the multiplexers, and a delay overhead due to the multiplexers, which also reduces maximum frequency of operation. The very nature of Evolvable Hardware, able to optimise its own computational behaviour, makes it a good candidate to advance research in self-adaptive systems. Combining a selfreconfigurable computing substrate able to be dynamically changed at run-time with an embedded algorithm that provides a direction for change, can help fulfilling requirements for autonomous lifetime adaptation of FPGA-based embedded systems. The main proposal of this thesis is hence directed to contribute to autonomous self-adaptation of the underlying computational hardware of FPGA-based embedded systems by means of Evolvable Hardware. This is tackled by considering that the computational behaviour of a system can be modified by changing any of its two constituent parts: an underlying hard structure and a set of soft parameters. Two main lines of work derive from this distinction. On one side, parametric self-adaptation and, on the other side, structural self-adaptation. The goal pursued in the case of parametric self-adaptation is the implementation of complex evolutionary optimisation techniques in resource constrained embedded systems for online parameter adaptation of signal processing circuits. The application selected as proof of concept is the optimisation of Discrete Wavelet Transforms (DWT) filters coefficients for very specific types of images, oriented to image compression. Hence, adaptive and improved compression efficiency, as compared to standard techniques, is the required goal of evolution. The main quest lies in reducing the supercomputing resources reported in previous works for the optimisation process in order to make it suitable for embedded systems. Regarding structural self-adaptation, the thesis goal is the implementation of self-adaptive circuits in FPGA-based evolvable systems through an efficient use of native reconfiguration capabilities. In this case, evolution of image processing tasks such as filtering of unknown and changing types of noise and edge detection are the selected proofs of concept. In general, evolving unknown image processing behaviours (within a certain complexity range) at design time is the required goal. In this case, the mission of the proposal is the incorporation of DPR in EHW to evolve a systolic array architecture adaptable through reconfiguration whose evolvability had not been previously checked. In order to achieve the two stated goals, this thesis originally proposes an evolvable platform that integrates an Adaptation Engine (AE), a Reconfiguration Engine (RE) and an adaptable Computing Engine (CE). In the case of parametric adaptation, the proposed platform is characterised by: • a CE featuring a DWT hardware processing core adaptable through reconfigurable registers that holds wavelet filters coefficients • an evolutionary algorithm as AE that searches for candidate wavelet filters through a parametric optimisation process specifically developed for systems featured by scarce computing resources • a new, simplified mutation operator for the selected EA, that together with a fast evaluation mechanism of candidate wavelet filters derived from existing literature, assures the feasibility of the evolutionary search involved in wavelets adaptation In the case of structural adaptation, the platform proposal takes the form of: • a CE based on a reconfigurable 2D systolic array template composed of reconfigurable processing nodes • an evolutionary algorithm as AE that searches for candidate configurations of the array using a set of computational functionalities for the nodes available in a run time accessible library • a hardware RE that exploits native DPR capabilities of FPGAs and makes an efficient use of the available reconfigurable resources of the device to change the behaviour of the CE at run time • a library of reconfigurable processing elements featured by position-independent partial bitstreams used as the set of available configurations for the processing nodes of the array Main contributions of this thesis can be summarised in the following list. • An FPGA-based evolvable platform for parametric and structural self-adaptation of embedded systems composed of a Computing Engine, an evolutionary Adaptation Engine and a Reconfiguration Engine. This platform is further developed and tailored for both parametric and structural self-adaptation. • Regarding parametric self-adaptation, main contributions are: – A CE adaptable through reconfigurable registers that enables parametric adaptation of the coefficients of an adaptive hardware implementation of a DWT core. – An AE based on an Evolutionary Algorithm specifically developed for numerical optimisation applied to wavelet filter coefficients in resource constrained embedded systems. – A run-time self-adaptive DWT IP core for embedded systems that allows for online optimisation of transform performance for image compression for specific deployment environments characterised by different types of input signals. – A software model and hardware implementation of a tool for the automatic, evolutionary construction of custom wavelet transforms. • Lastly, regarding structural self-adaptation, main contributions are: – A CE adaptable through native FPGA fabric reconfiguration featured by a two dimensional systolic array template of reconfigurable processing nodes. Different processing behaviours can be automatically mapped in the array by using a library of simple reconfigurable processing elements. – Definition of a library of such processing elements suited for autonomous runtime synthesis of different image processing tasks. – Efficient incorporation of DPR in EHW systems, overcoming main drawbacks from the previous approach of virtual reconfigurable circuits. Implementation details for both approaches are also originally compared in this work. – A fault tolerant, self-healing platform that enables online functional recovery in hazardous environments. The platform has been characterised from a fault tolerance perspective: fault models at FPGA CLB level and processing elements level are proposed, and using the RE, a systematic fault analysis for one fault in every processing element and for two accumulated faults is done. – A dynamic filtering quality platform that permits on-line adaptation to different types of noise and different computing behaviours considering the available computing resources. On one side, non-destructive filters are evolved, enabling scalable cascaded filtering schemes; and on the other, size-scalable filters are also evolved considering dynamically changing computational filtering requirements. This dissertation is organized in four parts and nine chapters. First part contains chapter 1, the introduction to and motivation of this PhD work. Following, the reference framework in which this dissertation is framed is analysed in the second part: chapter 2 features an introduction to the notions of self-adaptation and autonomic computing as a more general research field to the very specific one of this work; chapter 3 introduces evolutionary computation as the technique to drive adaptation; chapter 4 analyses platforms for reconfigurable computing as the technology to hold self-adaptive hardware; and finally chapter 5 defines, classifies and surveys the field of Evolvable Hardware. Third part of the work follows, which contains the proposal, development and results obtained: while chapter 6 contains an statement of the thesis goals and the description of the proposal as a whole, chapters 7 and 8 address parametric and structural self-adaptation, respectively. Finally, chapter 9 in part 4 concludes the work and describes future research paths.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.

Evaluación estocástica de huecos de tensión en sistemas eléctricos: estudio de sensibilidad, estimación de índices y localización óptima de medidores

I. GENERALIDADES 1.1. Introducción Entre los diversos tipos de perturbaciones eléctricas, los huecos de tensión son considerados el problema de calidad de suministro más frecuente en los sistemas eléctricos. Este fenómeno es originado por un aumento extremo de la corriente en el sistema, causado principalmente por cortocircuitos o maniobras inadecuadas en la red. Este tipo de perturbación eléctrica está caracterizado básicamente por dos parámetros: tensión residual y duración. Típicamente, se considera que el hueco se produce cuando la tensión residual alcanza en alguna de las fases un valor entre 0.01 a 0.9 pu y tiene una duración de hasta 60 segundos. Para un usuario final, el efecto más relevante de un hueco de tensión es la interrupción o alteración de la operación de sus equipos, siendo los dispositivos de naturaleza electrónica los principalmente afectados (p. ej. ordenador, variador de velocidad, autómata programable, relé, etc.). Debido al auge tecnológico de las últimas décadas y a la búsqueda constante de automatización de los procesos productivos, el uso de componentes electrónicos resulta indispensable en la actualidad. Este hecho, lleva a que los efectos de los huecos de tensión sean más evidentes para el usuario final, provocando que su nivel de exigencia de la calidad de energía suministrada sea cada vez mayor. De forma general, el estudio de los huecos de tensión suele ser abordado bajo dos enfoques: en la carga o en la red. Desde el punto de vista de la carga, se requiere conocer las características de sensibilidad de los equipos para modelar su respuesta ante variaciones súbitas de la tensión del suministro eléctrico. Desde la perspectiva de la red, se busca estimar u obtener información adecuada que permita caracterizar su comportamiento en términos de huecos de tensión. En esta tesis, el trabajo presentado se encuadra en el segundo aspecto, es decir, en el modelado y estimación de la respuesta de un sistema eléctrico de potencia ante los huecos de tensión. 1.2. Planteamiento del problema A pesar de que los huecos de tensión son el problema de calidad de suministro más frecuente en las redes, hasta la actualidad resulta complejo poder analizar de forma adecuada este tipo de perturbación para muchas compañías del sector eléctrico. Entre las razones más comunes se tienen: - El tiempo de monitorización puede llegar a ser de varios años para conseguir una muestra de registros de huecos estadísticamente válida. - La limitación de recursos económicos para la adquisición e instalación de equipos de monitorización de huecos. - El elevado coste operativo que implica el análisis de los datos de los medidores de huecos de tensión instalados. - La restricción que tienen los datos de calidad de energía de las compañías eléctricas. Es decir, ante la carencia de datos que permitan analizar con mayor detalle los huecos de tensión, es de interés de las compañías eléctricas y la academia poder crear métodos fiables que permitan profundizar en el estudio, estimación y supervisión de este fenómeno electromagnético. Los huecos de tensión, al ser principalmente originados por eventos fortuitos como los cortocircuitos, son el resultado de diversas variables exógenas como: (i) la ubicación de la falta, (ii) la impedancia del material de contacto, (iii) el tipo de fallo, (iv) la localización del fallo en la red, (v) la duración del evento, etc. Es decir, para plantear de forma adecuada cualquier modelo teórico sobre los huecos de tensión, se requeriría representar esta incertidumbre combinada de las variables para proveer métodos realistas y, por ende, fiables para los usuarios. 1.3. Objetivo La presente tesis ha tenido como objetivo el desarrollo diversos métodos estocásticos para el estudio, estimación y supervisión de los huecos de tensión en los sistemas eléctricos de potencia. De forma específica, se ha profundizado en los siguientes ámbitos: - En el modelado realista de las variables que influyen en la caracterización de los huecos. Esto es, en esta Tesis se ha propuesto un método que permite representar de forma verosímil su cuantificación y aleatoriedad en el tiempo empleando distribuciones de probabilidad paramétricas. A partir de ello, se ha creado una herramienta informática que permite estimar la severidad de los huecos de tensión en un sistema eléctrico genérico. - Se ha analizado la influencia la influencia de las variables de entrada en la estimación de los huecos de tensión. En este caso, el estudio se ha enfocado en las variables de mayor divergencia en su caracterización de las propuestas existentes. - Se ha desarrollado un método que permite estima el número de huecos de tensión de una zona sin monitorización a través de la información de un conjunto limitado de medidas de un sistema eléctrico. Para ello, se aplican los principios de la estadística Bayesiana, estimando el número de huecos de tensión más probable de un emplazamiento basándose en los registros de huecos de otros nudos de la red. - Plantear una estrategia para optimizar la monitorización de los huecos de tensión en un sistema eléctrico. Es decir, garantizar una supervisión del sistema a través de un número de medidores menor que el número de nudos de la red. II. ESTRUCTURA DE LA TESIS Para plantear las propuestas anteriormente indicadas, la presente Tesis se ha estructurado en seis capítulos. A continuación, se describen brevemente los mismos. A manera de capítulo introductorio, en el capítulo 1, se realiza una descripción del planteamiento y estructura de la presente tesis. Esto es, se da una visión amplia de la problemática a tratar, además de describir el alcance de cada capítulo de la misma. En el capítulo 2, se presenta una breve descripción de los fundamentos y conceptos generales de los huecos de tensión. Los mismos, buscan brindar al lector de una mejor comprensión de los términos e indicadores más empleados en el análisis de severidad de los huecos de tensión en las redes eléctricas. Asimismo, a manera de antecedente, se presenta un resumen de las principales características de las técnicas o métodos existentes aplicados en la predicción y monitorización óptima de los huecos de tensión. En el capítulo 3, se busca fundamentalmente conocer la importancia de las variables que determinen la frecuencia o severidad de los huecos de tensión. Para ello, se ha implementado una herramienta de estimación de huecos de tensión que, a través de un conjunto predeterminado de experimentos mediante la técnica denominada Diseño de experimentos, analiza la importancia de la parametrización de las variables de entrada del modelo. Su análisis, es realizado mediante la técnica de análisis de la varianza (ANOVA), la cual permite establecer con rigor matemático si la caracterización de una determinada variable afecta o no la respuesta del sistema en términos de los huecos de tensión. En el capítulo 4, se propone una metodología que permite predecir la severidad de los huecos de tensión de todo el sistema a partir de los registros de huecos de un conjunto reducido de nudos de dicha red. Para ello, se emplea el teorema de probabilidad condicional de Bayes, el cual calcula las medidas más probables de todo el sistema a partir de la información proporcionada por los medidores de huecos instalados. Asimismo, en este capítulo se revela una importante propiedad de los huecos de tensión, como es la correlación del número de eventos de huecos de tensión en diversas zonas de las redes eléctricas. En el capítulo 5, se desarrollan dos métodos de localización óptima de medidores de huecos de tensión. El primero, que es una evolución metodológica del criterio de observabilidad; aportando en el realismo de la pseudo-monitorización de los huecos de tensión con la que se calcula el conjunto óptimo de medidores y, por ende, en la fiabilidad del método. Como una propuesta alternativa, se emplea la propiedad de correlación de los eventos de huecos de tensión de una red para plantear un método que permita establecer la severidad de los huecos de todo el sistema a partir de una monitorización parcial de dicha red. Finalmente, en el capítulo 6, se realiza una breve descripción de las principales aportaciones de los estudios realizados en esta tesis. Adicionalmente, se describen diversos temas a desarrollar en futuros trabajos. III. RESULTADOS En base a las pruebas realizadas en las tres redes planteadas; dos redes de prueba IEEE de 24 y 118 nudos (IEEE-24 e IEEE-118), además del sistema eléctrico de la República del Ecuador de 357 nudos (EC-357), se describen los siguientes puntos como las observaciones más relevantes: A. Estimación de huecos de tensión en ausencia de medidas: Se implementa un método estocástico de estimación de huecos de tensión denominado PEHT, el cual representa con mayor realismo la simulación de los eventos de huecos de un sistema a largo plazo. Esta primera propuesta de la tesis, es considerada como un paso clave para el desarrollo de futuros métodos del presente trabajo, ya que permite emular de forma fiable los registros de huecos de tensión a largo plazo en una red genérica. Entre las novedades más relevantes del mencionado Programa de Estimación de Huecos de Tensión (PEHT) se tienen: - Considerar el efecto combinado de cinco variables aleatorias de entrada para simular los eventos de huecos de tensión en una pseudo-monitorización a largo plazo. Las variables de entrada modeladas en la caracterización de los huecos de tensión en el PEHT son: (i) coeficiente de fallo, (ii) impedancia de fallo, (iii) tipo de fallo, (iv) localización del fallo y (v) duración. - El modelado estocástico de las variables de entrada impedancia de fallo y duración en la caracterización de los eventos de huecos de tensión. Para la parametrización de las variables mencionadas, se realizó un estudio detallado del comportamiento real de las mismas en los sistemas eléctricos. Asimismo, se define la función estadística que mejor representa la naturaleza aleatoria de cada variable. - Considerar como variables de salida del PEHT a indicadores de severidad de huecos de uso común en las normativas, como es el caso de los índices: SARFI-X, SARFI-Curve, etc. B. Análisis de sensibilidad de los huecos de tensión: Se presenta un estudio causa-efecto (análisis de sensibilidad) de las variables de entrada de mayor divergencia en su parametrización entre las referencias relacionadas a la estimación de los huecos de tensión en redes eléctricas. De forma específica, se profundiza en el estudio de la influencia de la parametrización de las variables coeficiente de fallo e impedancia de fallo en la predicción de los huecos de tensión. A continuación un resumen de las conclusiones más destacables: - La precisión de la variable de entrada coeficiente de fallo se muestra como un parámetro no influyente en la estimación del número de huecos de tensión (SARFI-90 y SARFI-70) a largo plazo. Es decir, no se requiere de una alta precisión del dato tasa de fallo de los elementos del sistema para obtener una adecuada estimación de los huecos de tensión. - La parametrización de la variable impedancia de fallo se muestra como un factor muy sensible en la estimación de la severidad de los huecos de tensión. Por ejemplo, al aumentar el valor medio de esta variable aleatoria, se disminuye considerablemente la severidad reportada de los huecos en la red. Por otra parte, al evaluar el parámetro desviación típica de la impedancia de fallo, se observa una relación directamente proporcional de este parámetro con la severidad de los huecos de tensión de la red. Esto es, al aumentar la desviación típica de la impedancia de fallo, se evidencia un aumento de la media y de la variación interanual de los eventos SARFI-90 y SARFI-70. - En base al análisis de sensibilidad desarrollado en la variable impedancia de fallo, se considera muy cuestionable la fiabilidad de los métodos de estimación de huecos de tensión que omiten su efecto en el modelo planteado. C. Estimación de huecos de tensión en base a la información de una monitorización parcial de la red: Se desarrolla un método que emplea los registros de una red parcialmente monitorizada para determinar la severidad de los huecos de todo el sistema eléctrico. A partir de los casos de estudio realizados, se observa que el método implementado (PEHT+MP) posee las siguientes características: - La metodología propuesta en el PEHT+MP combina la teoría clásica de cortocircuitos con diversas técnicas estadísticas para estimar, a partir de los datos de los medidores de huecos instalados, las medidas de huecos de los nudos sin monitorización de una red genérica. - El proceso de estimación de los huecos de tensión de la zona no monitorizada de la red se fundamenta en la aplicación del teorema de probabilidad condicional de Bayes. Es decir, en base a los datos observados (los registros de los nudos monitorizados), el PEHT+MP calcula de forma probabilística la severidad de los huecos de los nudos sin monitorización del sistema. Entre las partes claves del procedimiento propuesto se tienen los siguientes puntos: (i) la creación de una base de datos realista de huecos de tensión a través del Programa de Estimación de Huecos de Tensión (PEHT) propuesto en el capítulo anterior; y, (ii) el criterio de máxima verosimilitud empleado para estimar las medidas de huecos de los nudos sin monitorización de la red evaluada. - Las predicciones de medidas de huecos de tensión del PEHT+MP se ven potenciadas por la propiedad de correlación de los huecos de tensión en diversas zonas de un sistema eléctrico. Esta característica intrínseca de las redes eléctricas limita de forma significativa la respuesta de las zonas fuertemente correlacionadas del sistema ante un eventual hueco de tensión. Como el PEHT+MP está basado en principios probabilísticos, la reducción del rango de las posibles medidas de huecos se ve reflejado en una mejor predicción de las medidas de huecos de la zona no monitorizada. - Con los datos de un conjunto de medidores relativamente pequeño del sistema, es posible obtener estimaciones precisas (error nulo) de la severidad de los huecos de la zona sin monitorizar en las tres redes estudiadas. - El PEHT+MP se puede aplicar a diversos tipos de indicadores de severidad de los huecos de tensión, como es el caso de los índices: SARFI-X, SARFI-Curve, SEI, etc. D. Localización óptima de medidores de huecos de tensión: Se plantean dos métodos para ubicar de forma estratégica al sistema de monitorización de huecos en una red genérica. La primera propuesta, que es una evolución metodológica de la localización óptima de medidores de huecos basada en el criterio de observabilidad (LOM+OBS); y, como segunda propuesta, un método que determina la localización de los medidores de huecos según el criterio del área de correlación (LOM+COR). Cada método de localización óptima de medidores propuesto tiene un objetivo concreto. En el caso del LOM+OBS, la finalidad del método es determinar el conjunto óptimo de medidores que permita registrar todos los fallos que originen huecos de tensión en la red. Por otro lado, en el método LOM+COR se persigue definir un sistema óptimo de medidores que, mediante la aplicación del PEHT+MP (implementado en el capítulo anterior), sea posible estimar de forma precisa las medidas de huecos de tensión de todo el sistema evaluado. A partir del desarrollo de los casos de estudio de los citados métodos de localización óptima de medidores en las tres redes planteadas, se describen a continuación las observaciones más relevantes: - Como la generación de pseudo-medidas de huecos de tensión de los métodos de localización óptima de medidores (LOM+OBS y LOM+COR) se obtienen mediante la aplicación del algoritmo PEHT, la formulación del criterio de optimización se realiza en base a una pseudo-monitorización realista, la cual considera la naturaleza aleatoria de los huecos de tensión a través de las cinco variables estocásticas modeladas en el PEHT. Esta característica de la base de datos de pseudo-medidas de huecos de los métodos LOM+OBS y LOM+COR brinda una mayor fiabilidad del conjunto óptimo de medidores calculado respecto a otros métodos similares en la bibliografía. - El conjunto óptimo de medidores se determina según la necesidad del operador de la red. Esto es, si el objetivo es registrar todos los fallos que originen huecos de tensión en el sistema, se emplea el criterio de observabilidad en la localización óptima de medidores de huecos. Por otra parte, si se plantea definir un sistema de monitorización que permita establecer la severidad de los huecos de tensión de todo el sistema en base a los datos de un conjunto reducido de medidores de huecos, el criterio de correlación resultaría el adecuado. De forma específica, en el caso del método LOM+OBS, basado en el criterio de observabilidad, se evidenciaron las siguientes propiedades en los casos de estudio realizados: - Al aumentar el tamaño de la red, se observa la tendencia de disminuir el porcentaje de nudos monitorizados de dicho sistema. Por ejemplo, para monitorizar los fallos que originan huecos en la red IEEE-24, se requiere monitorizar el 100\% de los nudos del sistema. En el caso de las redes IEEE-118 y EC-357, el método LOM+OBS determina que con la monitorización de un 89.5% y 65.3% del sistema, respectivamente, se cumpliría con el criterio de observabilidad del método. - El método LOM+OBS permite calcular la probabilidad de utilización del conjunto óptimo de medidores a largo plazo, estableciendo así un criterio de la relevancia que tiene cada medidor considerado como óptimo en la red. Con ello, se puede determinar el nivel de precisión u observabilidad (100%, 95%, etc.) con el cual se detectarían los fallos que generan huecos en la red estudiada. Esto es, al aumentar el nivel de precisión de detección de los fallos que originan huecos, se espera que aumente el número de medidores requeridos en el conjunto óptimo de medidores calculado. - El método LOM+OBS se evidencia como una técnica aplicable a todo tipo de sistema eléctrico (radial o mallado), el cual garantiza la detección de los fallos que originan huecos de tensión en un sistema según el nivel de observabilidad planteado. En el caso del método de localización óptima de medidores basado en el criterio del área de correlación (LOM+COR), las diversas pruebas realizadas evidenciaron las siguientes conclusiones: - El procedimiento del método LOM+COR combina los métodos de estimación de huecos de tensión de capítulos anteriores (PEHT y PEHT+MP) con técnicas de optimización lineal para definir la localización óptima de los medidores de huecos de tensión de una red. Esto es, se emplea el PEHT para generar los pseudo-registros de huecos de tensión, y, en base al criterio planteado de optimización (área de correlación), el LOM+COR formula y calcula analíticamente el conjunto óptimo de medidores de la red a largo plazo. A partir de la información registrada por este conjunto óptimo de medidores de huecos, se garantizaría una predicción precisa de la severidad de los huecos de tensión de todos los nudos del sistema con el PEHT+MP. - El método LOM+COR requiere un porcentaje relativamente reducido de nudos del sistema para cumplir con las condiciones de optimización establecidas en el criterio del área de correlación. Por ejemplo, en el caso del número total de huecos (SARFI-90) de las redes IEEE-24, IEEE-118 y EC-357, se calculó un conjunto óptimo de 9, 12 y 17 medidores de huecos, respectivamente. Es decir, solamente se requeriría monitorizar el 38\%, 10\% y 5\% de los sistemas indicados para supervisar los eventos SARFI-90 en toda la red. - El método LOM+COR se muestra como un procedimiento de optimización versátil, el cual permite reducir la dimensión del sistema de monitorización de huecos de redes eléctricas tanto radiales como malladas. Por sus características, este método de localización óptima permite emular una monitorización integral del sistema a través de los registros de un conjunto pequeño de monitores. Por ello, este nuevo método de optimización de medidores sería aplicable a operadores de redes que busquen disminuir los costes de instalación y operación del sistema de monitorización de los huecos de tensión. ABSTRACT I. GENERALITIES 1.1. Introduction Among the various types of electrical disturbances, voltage sags are considered the most common quality problem in power systems. This phenomenon is caused by an extreme increase of the current in the network, primarily caused by short-circuits or inadequate maneuvers in the system. This type of electrical disturbance is basically characterized by two parameters: residual voltage and duration. Typically, voltage sags occur when the residual voltage, in some phases, reaches a value between 0.01 to 0.9 pu and lasts up to 60 seconds. To an end user, the most important effect of a voltage sags is the interruption or alteration of their equipment operation, with electronic devices the most affected (e.g. computer, drive controller, PLC, relay, etc.). Due to the technology boom of recent decades and the constant search for automating production processes, the use of electronic components is essential today. This fact makes the effects of voltage sags more noticeable to the end user, causing the level of demand for a quality energy supply to be increased. In general, the study of voltage sags is usually approached from one of two aspects: the load or the network. From the point of view of the load, it is necessary to know the sensitivity characteristics of the equipment to model their response to sudden changes in power supply voltage. From the perspective of the network, the goal is to estimate or obtain adequate information to characterize the network behavior in terms of voltage sags. In this thesis, the work presented fits into the second aspect; that is, in the modeling and estimation of the response of a power system to voltage sag events. 1.2. Problem Statement Although voltage sags are the most frequent quality supply problem in electrical networks, thistype of disturbance remains complex and challenging to analyze properly. Among the most common reasons for this difficulty are: - The sag monitoring time, because it can take up to several years to get a statistically valid sample. - The limitation of funds for the acquisition and installation of sag monitoring equipment. - The high operating costs involved in the analysis of the voltage sag data from the installed monitors. - The restrictions that electrical companies have with the registered power quality data. That is, given the lack of data to further voltage sag analysis, it is of interest to electrical utilities and researchers to create reliable methods to deepen the study, estimation and monitoring of this electromagnetic phenomenon. Voltage sags, being mainly caused by random events such as short-circuits, are the result of various exogenous variables such as: (i) the number of faults of a system element, (ii) the impedance of the contact material, (iii) the fault type, (iv) the fault location, (v) the duration of the event, etc. That is, to properly raise any theoretical model of voltage sags, it is necessary to represent the combined uncertainty of variables to provide realistic methods that are reliable for users. 1.3. Objective This Thesis has been aimed at developing various stochastic methods for the study, estimation and monitoring of voltage sags in electrical power systems. Specifically, it has deepened the research in the following areas: - This research furthers knowledge in the realistic modeling of the variables that influence sag characterization. This thesis proposes a method to credibly represent the quantification and randomness of the sags in time by using parametric probability distributions. From this, a software tool was created to estimate the severity of voltage sags in a generic power system. - This research also analyzes the influence of the input variables in the estimation of voltage sags. In this case, the study has focused on the variables of greatest divergence in their characterization of the existing proposals. - A method was developed to estimate the number of voltage sags of an area without monitoring through the information of a limited set of sag monitors in an electrical system. To this end, the principles of Bayesian statistics are applied, estimating the number of sags most likely to happen in a system busbar based in records of other sag network busbars. - A strategy was developed to optimize the monitorization of voltage sags on a power system. Its purpose is to ensure the monitoring of the system through a number of monitors lower than the number of busbars of the network assessed. II. THESIS STRUCTURE To describe in detail the aforementioned proposals, this Thesis has been structured into six chapters. Below is are brief descriptions of them: As an introductory chapter, Chapter 1, provides a description of the approach and structure of this thesis. It presents a wide view of the problem to be treated, in addition to the description of the scope of each chapter. In Chapter 2, a brief description of the fundamental and general concepts of voltage sags is presented to provide to the reader a better understanding of the terms and indicators used in the severity analysis of voltage sags in power networks. Also, by way of background, a summary of the main features of existing techniques or methods used in the prediction and optimal monitoring of voltage sags is also presented. Chapter 3 essentially seeks to know the importance of the variables that determine the frequency or severity of voltage sags. To do this, a tool to estimate voltage sags is implemented that, through a predetermined set of experiments using the technique called Design of Experiments, discusses the importance of the parameters of the input variables of the model. Its analysis is interpreted by using the technique of analysis of variance (ANOVA), which provides mathematical rigor to establish whether the characterization of a particular variable affects the system response in terms of voltage sags or not. In Chapter 4, a methodology to predict the severity of voltage sags of an entire system through the sag logs of a reduced set of monitored busbars is proposed. For this, the Bayes conditional probability theorem is used, which calculates the most likely sag severity of the entire system from the information provided by the installed monitors. Also, in this chapter an important property of voltage sags is revealed, as is the correlation of the voltage sags events in several zones of a power system. In Chapter 5, two methods of optimal location of voltage sag monitors are developed. The first one is a methodological development of the observability criteria; it contributes to the realism of the sag pseudo-monitoring with which the optimal set of sag monitors is calculated and, therefore, to the reliability of the proposed method. As an alternative proposal, the correlation property of the sag events of a network is used to raise a method that establishes the sag severity of the entire system from a partial monitoring of the network. Finally, in Chapter 6, a brief description of the main contributions of the studies in this Thesis is detailed. Additionally, various themes to be developed in future works are described. III. RESULTS. Based on tests on the three networks presented, two IEEE test networks of 24 and 118 busbars (IEEE-24 and IEEE-118) and the electrical system of the Republic of Ecuador (EC-357), the following points present the most important observations: A. Estimation of voltage sags in the absence of measures: A stochastic estimation method of voltage sags, called PEHT, is implemented to represent with greater realism the long-term simulation of voltage sags events in a system. This first proposal of this thesis is considered a key step for the development of future methods of this work, as it emulates in a reliable manner the voltage sag long-term records in a generic network. Among the main innovations of this voltage sag estimation method are the following: - Consideration of the combined effect of five random input variables to simulate the events of voltage sags in long-term monitoring is included. The input variables modeled in the characterization of voltage sags on the PEHT are as follows: (i) fault coefficient, (ii) fault impedance, (iii) type of fault, (iv) location of the fault, and (v) fault duration. - Also included is the stochastic modeling of the input variables of fault impedance and duration in the characterization of the events of voltage sags. For the parameterization of these variables, a detailed study of the real behavior in power systems is developed. Also, the statistical function best suited to the random nature of each variable is defined. - Consideration of sag severity indicators used in standards as PEHT output variables, including such as indices as SARFI-X, SARFI-Curve, etc. B. Sensitivity analysis of voltage sags: A cause-effect study (sensitivity analysis) of the input variables of greatest divergence between reference parameterization related to the estimation of voltage sags in electrical networks is presented. Specifically, it delves into the study of the influence of the parameterization of the variables fault coefficient and fault impedance in the voltage sag estimation. Below is a summary of the most notable observations: - The accuracy of the input variable fault coefficient is shown as a non-influential parameter in the long-term estimation of the number of voltage sags (SARFI-90 and SARFI-70). That is, it does not require a high accuracy of the fault rate data of system elements for a proper voltage sag estimation. - The parameterization of the variable fault impedance is shown to be a very sensitive factor in the estimation of the voltage sag severity. For example, by increasing the average value of this random variable, the reported sag severity in the network significantly decreases. Moreover, in assessing the standard deviation of the fault impedance parameter, a direct relationship of this parameter with the voltage sag severity of the network is observed. That is, by increasing the fault impedance standard deviation, an increase of the average and the interannual variation of the SARFI-90 and SARFI-70 events is evidenced. - Based on the sensitivity analysis developed in the variable fault impedance, the omission of this variable in the voltage sag estimation would significantly call into question the reliability of the responses obtained. C. Voltage sag estimation from the information of a network partially monitored: A method that uses the voltage sag records of a partially monitored network for the sag estimation of all the power system is developed. From the case studies performed, it is observed that the method implemented (PEHT+MP) has the following characteristics: - The methodology proposed in the PEHT+MP combines the classical short-circuit theory with several statistical techniques to estimate, from data the of the installed sag meters, the sag measurements of unmonitored busbars of a generic power network. - The estimation process of voltage sags of the unmonitored zone of the network is based on the application of the conditional probability theorem of Bayes. That is, based on the observed data (monitored busbars records), the PEHT+MP calculates probabilistically the sag severity at unmonitored system busbars. Among the key parts of the proposed procedure are the following: (i) the creation of a realistic data base of voltage sags through of the sag estimation program (PEHT); and, (ii) the maximum likelihood criterion used to estimate the sag indices of system busbars without monitoring. - The voltage sag measurement estimations of PEHT+MP are potentiated by the correlation property of the sag events in power systems. This inherent characteristic of networks significantly limits the response of strongly correlated system zones to a possible voltage sag. As the PEHT+MP is based on probabilistic principles, a reduction of the range of possible sag measurements is reflected in a better sag estimation of the unmonitored area of the power system. - From the data of a set of monitors representing a relatively small portion of the system, to obtain accurate estimations (null error) of the sag severity zones without monitoring is feasible in the three networks studied. - The PEHT+MP can be applied to several types of sag indices, such as: SARFI-X, SARFI-Curve, SEI, etc. D. Optimal location of voltage sag monitors in power systems: Two methods for strategically locating the sag monitoring system are implemented for a generic network. The first proposal is a methodological development of the optimal location of sag monitors based on the observability criterion (LOM + OBS); the second proposal is a method that determines the sag monitor location according to the correlation area criterion (LOM+COR). Each proposed method of optimal location of sag monitors has a specific goal. In the case of LOM+OBS, the purpose of the method is to determine the optimal set of sag monitors to record all faults that originate voltage sags in the network. On the other hand, the LOM+COR method attempts to define the optimal location of sag monitors to estimate the sag indices in all the assessed network with the PEHT+MP application. From the development of the case studies of these methods of optimal location of sag monitors in the three networks raised, the most relevant observations are described below: - As the generation of voltage sag pseudo-measurements of the optimal location methods (LOM+OBS and LOM+COR) are obtained by applying the algorithm PEHT, the formulation of the optimization criterion is performed based on a realistic sag pseudo-monitoring, which considers the random nature of voltage sags through the five stochastic variables modeled in PEHT. This feature of the database of sag pseudo-measurements of the LOM+OBS and LOM+COR methods provides a greater reliability of the optimal set of monitors calculated when compared to similar methods in the bibliography. - The optimal set of sag monitors is determined by the network operator need. That is, if the goal is to record all faults that originate from voltage sags in the system, the observability criterion is used to determine the optimal location of sag monitors (LOM+OBS). Moreover, if the objective is to define a monitoring system that allows establishing the sag severity of the system from taken from information based on a limited set of sag monitors, the correlation area criterion would be appropriate (LOM+COR). Specifically, in the case of the LOM+OBS method (based on the observability criterion), the following properties were observed in the case studies: - By increasing the size of the network, there was observed a reduction in the percentage of monitored system busbars required. For example, to monitor all the faults which cause sags in the IEEE-24 network, then 100% of the system busbars are required for monitoring. In the case of the IEEE-118 and EC-357 networks, the method LOM+OBS determines that with monitoring 89.5 % and 65.3 % of the system, respectively, the observability criterion of the method would be fulfilled. - The LOM+OBS method calculates the probability of using the optimal set of sag monitors in the long term, establishing a relevance criterion of each sag monitor considered as optimal in the network. With this, the level of accuracy or observability (100%, 95%, etc.) can be determined, with which the faults that caused sags in the studied network are detected. That is, when the accuracy level for detecting faults that cause sags in the system is increased, a larger number of sag monitors is expected when calculating the optimal set of monitors. - The LOM + OBS method is demonstrated to be a technique applicable to any type of electrical system (radial or mesh), ensuring the detection of faults that cause voltage sags in a system according to the observability level raised. In the case of the optimal localization of sag monitors based on the criterion of correlation area (LOM+COR), several tests showed the following conclusions: - The procedure of LOM+COR method combines the implemented algorithms of voltage sag estimation (PEHT and PEHT+MP) with linear optimization techniques to define the optimal location of the sag monitors in a network. That is, the PEHT is used to generate the voltage sag pseudo-records, and, from the proposed optimization criterion (correlation area), the LOM+COR formulates and analytically calculates the optimal set of sag monitors of the network in the long term. From the information recorded by the optimal set of sag monitors, an accurate prediction of the voltage sag severity at all the busbars of the system is guaranteed with the PEHT+MP. - The LOM + COR method is shown to be a versatile optimization procedure, which reduces the size of the sag monitoring system both at radial as meshed grids. Due to its characteristics, this optimal location method allows emulation of complete system sag monitoring through the records of a small optimal set of sag monitors. Therefore, this new optimization method would be applicable to network operators that looks to reduce the installation and operation costs of the voltage sag monitoring system.

On the actions that one nerve cell can have on another: Distinguishing “drivers” from “modulators”

When one nerve cell acts on another, its postsynaptic effect can vary greatly. In sensory systems, inputs from “drivers” can be differentiated from those of “modulators.” The driver can be identified as the transmitter of receptive field properties; the modulator can be identified as altering the probability of certain aspects of that transmission. Where receptive fields are not available, the distinction is more difficult and currently is undefined. We use the visual pathways, particularly the thalamic geniculate relay for which much relevant evidence is available, to explore ways in which drivers can be distinguished from modulators. The extent to which the distinction may apply first to other parts of the thalamus and then, possibly, to other parts of the brain is considered. We suggest the following distinctions: Cross-correlograms from driver inputs have sharper peaks than those from modulators; there are likely to be few drivers but many modulators for any one cell; and drivers are likely to act only through ionotropic receptors having a fast postsynaptic effect whereas modulators also are likely to activate metabotropic receptors having a slow and prolonged postsynaptic effect.

Desynchronization of cells on the developmental path triggers the formation of spiral waves of cAMP during Dictyostelium aggregation

Whereas it is relatively easy to account for the formation of concentric (target) waves of cAMP in the course of Dictyostelium discoideum aggregation after starvation, the origin of spiral waves remains obscure. We investigate a physiologically plausible mechanism for the spontaneous formation of spiral waves of cAMP in D. discoideum. The scenario relies on the developmental path associated with the continuous changes in the activity of enzymes such as adenylate cyclase and phosphodiesterase observed during the hours that follow starvation. These changes bring the cells successively from a nonexcitable state to an excitable state in which they relay suprathreshold cAMP pulses, and then to autonomous oscillations of cAMP, before the system returns to an excitable state. By analyzing a model for cAMP signaling based on receptor desensitization, we show that the desynchronization of cells on this developmental path triggers the formation of fully developed spirals of cAMP. Developmental paths that do not correspond to the sequence of dynamic transitions no relay-relay-oscillations-relay are less able or fail to give rise to the formation of spirals.

Nucleus reticularis neurons mediate diverse inhibitory effects in thalamus

Detailed information regarding the contribution of individual γ-aminobutyric acid (GABA)-containing inhibitory neurons to the overall synaptic activity of single postsynaptic cells is essential to our understanding of fundamental elements of synaptic integration and operation of neuronal circuits. For example, GABA-containing cells in the thalamic reticular nucleus (nRt) provide major inhibitory innervation of thalamic relay nuclei that is critical to thalamocortical rhythm generation. To investigate the contribution of individual nRt neurons to the strength of this internuclear inhibition, we obtained whole-cell recordings of unitary inhibitory postsynaptic currents (IPSCs) evoked in ventrobasal thalamocortical (VB) neurons by stimulation of single nRt cells in rat thalamic slices, in conjunction with intracellular biocytin labeling. Two types of monosynaptic IPSCs could be distinguished. “Weak” inhibitory connections were characterized by a significant number of postsynaptic failures in response to presynaptic nRt action potentials and relatively small IPSCs. In contrast, “strong” inhibition was characterized by the absence of postsynaptic failures and significantly larger unitary IPSCs. By using miniature IPSC amplitudes to infer quantal size, we estimated that unitary IPSCs associated with weak inhibition resulted from activation of 1–3 release sites, whereas stronger inhibition would require simultaneous activation of 5–70 release sites. The inhibitory strengths were positively correlated with the density of axonal swellings of the presynaptic nRt neurons, an indicator that characterizes different nRt axonal arborization patterns. These results demonstrate that there is a heterogeneity of inhibitory interactions between nRt and VB neurons, and that variations in gross morphological features of axonal arbors in the central nervous system can be associated with significant differences in postsynaptic response characteristics.

Decoding temporally encoded sensory input by cortical oscillations and thalamic phase comparators

The temporally encoded information obtained by vibrissal touch could be decoded “passively,” involving only input-driven elements, or “actively,” utilizing intrinsically driven oscillators. A previous study suggested that the trigeminal somatosensory system of rats does not obey the bottom-up order of activation predicted by passive decoding. Thus, we have tested whether this system obeys the predictions of active decoding. We have studied cortical single units in the somatosensory cortices of anesthetized rats and guinea pigs and found that about a quarter of them exhibit clear spontaneous oscillations, many of them around whisking frequencies (≈10 Hz). The frequencies of these oscillations could be controlled locally by glutamate. These oscillations could be forced to track the frequency of induced rhythmic whisker movements at a stable, frequency-dependent, phase difference. During these stimulations, the response intensities of multiunits at the thalamic recipient layers of the cortex decreased, and their latencies increased, with increasing input frequency. These observations are consistent with thalamocortical loops implementing phase-locked loops, circuits that are most efficient in decoding temporally encoded information like that obtained by active vibrissal touch. According to this model, and consistent with our results, populations of thalamic “relay” neurons function as phase “comparators” that compare cortical timing expectations with the actual input timing and represent the difference by their population output rate.

γ-Aminobutyric acid type B receptor-dependent burst-firing in thalamic neurons: A dynamic clamp study

Synchronized network responses in thalamus depend on phasic inhibition originating in the thalamic reticular nucleus (nRt) and are mediated by the neurotransmitter γ-aminobutyric acid (GABA). A suggested role for intra-nRt connectivity in inhibitory phasing remains controversial. Recently, functional GABA type B (GABAB) receptors were demonstrated on nRt cells, and the slow time course of the GABAB synaptic response seems ideally suited to deinactivate low-threshold calcium channels. This promotes burst firing, a characteristic feature of synchronized responses. Here we investigate GABAB-mediated rebound burst firing in thalamic cells. Whole-cell current-clamp recordings were obtained from nRt cells and somatosensory thalamocortical relay cells in rat brain slices. Synthetic GABAB inhibitory postsynaptic potentials, generated by a hybrid computer–neuron synapse (dynamic clamp), triggered rebound low-threshold calcium spikes in both cell types when peak inhibitory postsynaptic potential hyperpolarization was greater than −92 mV. The threshold inhibitory postsynaptic potential conductance for rebound burst generation was comparable in nRt (7 nS) and thalamocortical (5 nS) cells. However, burst onset in nRt (1 s) was considerably delayed compared with thalamocortical (0.6 s) cells. Thus, GABAB inhibitory postsynaptic potentials can elicit low-threshold calcium spikes in both relay and nRt neurons, but the resultant oscillation frequency would be faster for thalamocortical–nRt networks (3 Hz) than for nRt–nRt networks (1–2 Hz). We conclude, therefore, that fast (>2 Hz) GABAB-dependent thalamic oscillations are maintained primarily by reciprocal connections between excitatory and inhibitory cells. These findings further indicate that when oscillatory neural networks contain both recurrent and reciprocal inhibition, then distinct population frequencies may result when one or the other type of inhibition is favored.

An alternative pathway for rod signals in the rodent retina: Rod photoreceptors, cone bipolar cells, and the localization of glutamate receptors

In the mammalian retina, extensive processing of spatiotemporal and chromatic information occurs. One key principle in signal transfer through the retina is parallel processing. Two of these parallel pathways are the ON- and OFF-channels transmitting light and dark signals. This dual system is created in the outer plexiform layer, the first relay station in retinal signal transfer. Photoreceptors release glutamate onto ON- and OFF-type bipolar cells, which are functionally distinguished by their postsynaptic expression of different types of glutamate receptors, namely ionotropic and metabotropic glutamate receptors. In the current concept, rod photoreceptors connect only to rod bipolar cells (ON-type) and cone photoreceptors connect only to cone bipolar cells (ON- and OFF-type). We have studied the distribution of (RS)-α-amino-3-hydroxy-5-methyl-4-isoxazolepropionic acid (AMPA) glutamate receptor subunits at the synapses in the outer plexiform layer of the rodent retina by immunoelectron microscopy and serial section reconstruction. We report a non-classical synaptic contact and an alternative pathway for rod signals in the retina. Rod photoreceptors made synaptic contact with putative OFF-cone bipolar cells that expressed the AMPA glutamate receptor subunits GluR1 and GluR2 on their dendrites. Thus, in the retina of mouse and rat, an alternative pathway for rod signals exists, where rod photoreceptors bypass the rod bipolar cell and directly excite OFF-cone bipolar cells through an ionotropic sign-conserving AMPA glutamate receptor.

Homeobox gene Prx3 expression in rodent brain and extraneural tissues

Different cDNA clones encoding a rat homeobox gene and the mouse homologue OG-12 were cloned from adult rat brain and mouse embryo mRNA, respectively. The predicted amino acid sequences of the proteins belong to the paired-related subfamily of homeodomain proteins (Prx homeodomains). Hence, the gene was named Prx3 and the mouse and rat genes are indicated as mPrx3 and rPrx3, respectively. In the mouse as well as in the rat, the predicted Prx3 proteins share the homeodomain but have three different N termini, a 12-aa residue variation in the C terminus, and contain a 14-aa residue motif common to a subset of homeodomain proteins, termed the “aristaless domain.” Genetic mapping of Prx3 in the mouse placed this gene on chromosome 3. In situ hybridization on whole mount 12.5-day-old mouse embryos and sections of rat embryos at 14.5 and 16.5 days postcoitum revealed marked neural expression in discrete regions in the lateral and medial geniculate complex, superior and inferior colliculus, the superficial gray layer of the superior colliculus, pontine reticular formation, and inferior olive. In rat and mouse embryos, nonneuronal structures around the oral cavity and in hip and shoulder regions also expressed the Prx3 gene. In the adult rat brain, Prx3 gene expression was restricted to thalamic, tectal, and brainstem structures that include relay nuclei of the visual and auditory systems as well as other ascending systems conveying somatosensory information. Prx3 may have a role in specifying neural systems involved in processing somatosensory information, as well as in face and body structure formation.