Codificador JPEG baseado em FPGA

O presente trabalho consiste na implementação em hardware de unidades funcionais dedicadas e optimizadas, para a realização das operações de codificação e descodificação, definidas na norma de codificação com perda Joint Photographic Experts Group (JPEG), ITU-T T.81 ISO/IEC 10918-1. Realiza-se um estudo sobre esta norma de forma a caracterizar os seus principais blocos funcionais. A finalidade deste estudo foca-se na pesquisa e na proposta de optimizações, de forma a minimizar o hardware necessário para a realização de cada bloco, de modo a que o sistema realizado obtenha taxas de compressão elevadas, minimizando a distorção obtida. A redução de hardware de cada sistema, codificador e descodificador, é conseguida à custa da manipulação das equações dos blocos Forward Discrete Cosine Transform (FDCT) e Quantificação (Q) e dos blocos Forward Discrete Cosine Transform (IDCT) e Quantificação Inversa (IQ). Com as conclusões retiradas do estudo e através da análise de estruturas conhecidas, descreveu-se cada bloco em Very-High-Speed Integrated Circuits (VHSIC) Hardware Description Language (VHDL) e fez-se a sua síntese em Field Programmable Gate Array (FPGA). Cada sistema implementado recorre à execução de cada bloco em paralelo de forma a optimizar a codificação/descodificação. Assim, para o sistema codificador, será realizada a operação da FDCT e Quantificação sobre duas matrizes diferentes e em simultâneo. O mesmo sucede para o sistema descodificador, composto pelos blocos Quantificação Inversa e IDCT. A validação de cada bloco sintetizado é executada com recurso a vectores de teste obtidos através do estudo efectuado. Após a integração de cada bloco, verificou-se que, para imagens greyscale de referência com resolução de 256 linhas por 256 colunas, é necessário 820,5 μs para a codificação de uma imagem e 830,5 μs para a descodificação da mesma. Considerando uma frequência de trabalho de 100 MHz, processam-se aproximadamente 1200 imagens por segundo.

A study on the encryption algorithm for RFID tag (SEED : 8 Rounds × 64 bits block)

Although it is always weak between RFID Tag and Terminal in focus of the security, there are no security skills in RFID Tag. Recently there are a lot of studying in order to protect it, but because it has some physical limitation of RFID, that is it should be low electric power and high speed, it is impossible to protect with the skills. At present, the methods of RFID security are using a security server, a security policy and security. One of them the most famous skill is the security module, then they has an authentication skill and an encryption skill. In this paper, we designed and implemented after modification original SEED into 8 Round and 64 bits for Tag.

Efeito da manipulação lombar em pacientes com dor lombar aguda

Introdução: A manipulação vertebral é um procedimento de terapia manual realizada em alta velocidade, pequena amplitude e normalmente no final de movimento. Estudos recentes sugerem a manipulação da coluna lombar com efeitos directos nos mecanismos neurofisiológicos da dor assim como na funcionalidade. Objectivo: Avaliar os efeitos, na dor e na funcionalidade, da manipulação lombar, em pacientes com dor lombar aguda de origem mecânica, no dia seguinte à manipulação. Materiais e Métodos: Participaram neste estudo três pacientes de ambos os sexos, com idades compreendidas entre os 31 e 35 anos, com queixas de dor lombar há menos de oito dias e que apresentavam restrição e dor nos movimentos de flexão lombar. Foi utilizado o teste de Mitchell para identificar as vértebras lombares disfuncionais. Os instrumentos utilizados foram a escala numérica da dor (END) para avaliar a dor e o questionário de incapacidade lombar Roland Morris (QIRM) para avaliar a funcionalidade. Os utentes foram avaliados antes da manipulação e no dia seguinte à sua aplicação. Em cada paciente foi realizada apenas uma manipulação lombar. Resultados: No dia seguinte à intervenção os pacientes apresentaram diminuição da dor (6/10 vs 0/10; 5/10 vs 3/10; 4/10vs 1/10) e melhoria da funcionalidade (7/24 vs 1/24; 16/24 vs 9/24; 8/24 vs3/24). Conclusão: Com base nos resultados obtidos pode concluir-se que, nestes três casos, a manipulação lombar utilizada, teve efeitos positivos na redução da dor e no aumento da funcionalidade.

Análise do transporte ferroviário de mercadorias associado à problemática da diferença de bitola entre linhas da rede ferroviária: estudo do caso prático: ligação do porto de Aveiro ao corredor internacional de mercadorias E-80

Trabalho Final de Mestrado para obtenção do grau de Mestre em Engenharia Civil

Sistema de reconhecimento de impressões digitais baseado em FPGA

Trabalho de Projeto para obtenção do grau de Mestre em Engenharia de Eletrónica e Telecomunicações

On the use of the ZigBee protocol for wireless sensor networks

This project was developed within the ART-WiSe framework of the IPP-HURRAY group (http://www.hurray.isep.ipp.pt), at the Polytechnic Institute of Porto (http://www.ipp.pt). The ART-WiSe – Architecture for Real-Time communications in Wireless Sensor networks – framework (http://www.hurray.isep.ipp.pt/art-wise) aims at providing new communication architectures and mechanisms to improve the timing performance of Wireless Sensor Networks (WSNs). The architecture is based on a two-tiered protocol structure, relying on existing standard communication protocols, namely IEEE 802.15.4 (Physical and Data Link Layers) and ZigBee (Network and Application Layers) for Tier 1 and IEEE 802.11 for Tier 2, which serves as a high-speed backbone for Tier 1 without energy consumption restrictions. Within this trend, an application test-bed is being developed with the objectives of implementing, assessing and validating the ART-WiSe architecture. Particularly for the ZigBee protocol case; even though there is a strong commercial lobby from the ZigBee Alliance (http://www.zigbee.org), there is neither an open source available to the community for this moment nor publications on its adequateness for larger-scale WSN applications. This project aims at fulfilling these gaps by providing: a deep analysis of the ZigBee Specification, mainly addressing the Network Layer and particularly its routing mechanisms; an identification of the ambiguities and open issues existent in the ZigBee protocol standard; the proposal of solutions to the previously referred problems; an implementation of a subset of the ZigBee Network Layer, namely the association procedure and the tree routing on our technological platform (MICAz motes, TinyOS operating system and nesC programming language) and an experimental evaluation of that routing mechanism for WSNs.

Low torque loss gears: austempered ductile iron versus carburized steel

Low-loss power transmission gears operate at lower temperature than conventional ones because their teeth geometry is optimized to reduce friction. The main objective of this work is to compare the operating stabilization temperature and efficiency of low-loss austempered ductile iron (ADI) and carburized steel gears. Three different low-loss tooth geometries were adopted (types 311, 411 and 611, all produced using standard 20° pressure angle tools) and corresponding steel and ADI gears were tested in a FZG machine. The results obtained showed that low-loss geometries had a significant influence on power loss, gears 611 generating lower power loss than gears 311. At low speeds (500 and 1000 rpm) and high torque ADI gears generated lower power loss than steel gears. However, at high speed and high torque (high input power and high stabilization temperature) steel gears had better efficiency.

Real time fault injection using a modified debugging infrastructure

Dependability is a critical factor in computer systems, requiring high quality validation & verification procedures in the development stage. At the same time, digital devices are getting smaller and access to their internal signals and registers is increasingly complex, requiring innovative debugging methodologies. To address this issue, most recent microprocessors include an on-chip debug (OCD) infrastructure to facilitate common debugging operations. This paper proposes an enhanced OCD infrastructure with the objective of supporting the verification of fault-tolerant mechanisms through fault injection campaigns. This upgraded on-chip debug and fault injection (OCD-FI) infrastructure provides an efficient fault injection mechanism with improved capabilities and dynamic behavior. Preliminary results show that this solution provides flexibility in terms of fault triggering and allows high speed real-time fault injection in memory elements

Suporte à computação paralela e distribuída em Java: distribuição e execução de trabalho

Nos últimos anos começaram a ser vulgares os computadores dotados de multiprocessadores e multi-cores. De modo a aproveitar eficientemente as novas características desse hardware começaram a surgir ferramentas para facilitar o desenvolvimento de software paralelo, através de linguagens e frameworks, adaptadas a diferentes linguagens. Com a grande difusão de redes de alta velocidade, tal como Gigabit Ethernet e a última geração de redes Wi-Fi, abre-se a oportunidade de, além de paralelizar o processamento entre processadores e cores, poder em simultâneo paralelizá-lo entre máquinas diferentes. Ao modelo que permite paralelizar processamento localmente e em simultâneo distribuí-lo para máquinas que também têm capacidade de o paralelizar, chamou-se “modelo paralelo distribuído”. Nesta dissertação foram analisadas técnicas e ferramentas utilizadas para fazer programação paralela e o trabalho que está feito dentro da área de programação paralela e distribuída. Tendo estes dois factores em consideração foi proposta uma framework que tenta aplicar a simplicidade da programação paralela ao conceito paralelo distribuído. A proposta baseia-se na disponibilização de uma framework em Java com uma interface de programação simples, de fácil aprendizagem e legibilidade que, de forma transparente, é capaz de paralelizar e distribuir o processamento. Apesar de simples, existiu um esforço para a tornar configurável de forma a adaptar-se ao máximo de situações possível. Nesta dissertação serão exploradas especialmente as questões relativas à execução e distribuição de trabalho, e a forma como o código é enviado de forma automática pela rede, para outros nós cooperantes, evitando assim a instalação manual das aplicações em todos os nós da rede. Para confirmar a validade deste conceito e das ideias defendidas nesta dissertação foi implementada esta framework à qual se chamou DPF4j (Distributed Parallel Framework for JAVA) e foram feitos testes e retiradas métricas para verificar a existência de ganhos de performance em relação às soluções já existentes.

JPEG decoder implementation on FPGA using dynamic partial reconfiguration

Trabalho Final de Mestrado para obtenção do grau de Mestre em Engenharia de Electrónica e telecomunicações

Projeto e implementação de um pré-regulador de fator de potência com controlo digital

Hoje em dia as fontes de alimentação possuem correção do fator de potência, devido às diversas normas regulamentares existentes, que introduziram grandes restrições no que respeita à distorção harmónica (THD) e fator de potência (FP). Este trabalho trata da análise, desenvolvimento e implementação de um Pré-Regulador de fator de potência com controlo digital. O controlo digital de conversores com recurso a processamento digital de sinal tem vindo a ser ao longo dos últimos anos, objeto de investigação e desenvolvimento, estando constantemente a surgirem modificações nas topologias existentes. Esta dissertação tem como objetivo estudar e implementar um Pré-Regulador Retificador Boost e o respetivo controlo digital. O controlo do conversor é feito através da técnica dos valores médios instantâneos da corrente de entrada, desenvolvido através da linguagem de descrição de hardware VHDL (VHSIC HDL – Very High Speed Integrated Circuit Hardware Description Language) e implementado num dispositivo FPGA (Field Programmable Gate Array) Spartan-3E. Neste trabalho são apresentadas análises matemáticas, para a obtenção das funções de transferência pertinentes ao projeto dos controladores. Para efetuar este controlo é necessário adquirir os sinais da corrente de entrada, tensão de entrada e tensão de saída. O sinal resultante do módulo de controlo é um sinal de PWM com valor de fator de ciclo variável ao longo do tempo. O projeto é simulado e validado através da plataforma MatLab/Simulink e PSIM, onde são apresentados resultados para o regime permanente e para transitórios da carga e da tensão de alimentação. Finalmente, o Pré-Regulador Retificador Boost controlado de forma digital é implementado em laboratório. Os resultados experimentais são apresentados para validar a metodologia e o projeto desenvolvidos.

New simple digital self-calibration technique for pipeline ADCs using the internal thermal noise

IEEE International Symposium on Circuits and Systems, pp. 232 – 235, Seattle, EUA

New low-power 1.5-bit time-interleaved MDAC based on MOS capacitor amplification

15th IEEE International Conference on Electronics, Circuits and Systems, Malta

Mineralogia da fracção argilosa da Formação de Vale Álvaro (Bragança, NE Portugal)

The studied materials were sampled from several conglomerate and carbonate sandstone units, overlapped for 23 meters. This formation represents a debris flow dominated alluvial fan alternating with quiet sedimentary conditions. These deposits of probably Paleogene age were placed upon mafic and ultramafic rocks that are the exclusive source of sediments. Optical and SEM identification, microanalysis and XRD studies (with decomposition procedures) of clay fractions obtained after high-speed centrifugation were performed in order to characterise the clay minerals content. The results of the analytical program allowed the establishment of the following remarks: a) Fe-rich montmorillonite dominance over paligorskite, chlorite, chlorite-smectite mixed-layers, serpentine and talc; b) smectites in the 12.4 - 15 A range, expanding to about 17 A after EG treatment; c) serpentine and talc as secondary minerals in the interior of altered clasts; d) chlorite and clorite smectite mixed-layer compositions in the borders of the clasts and in the cement. The composition of sediments results from coarse clasts eroded from mafic and ultramafic rocks and clayey material. Clasts show evidences of post-depositional weathering (coatings of chlorite and smectite). Clayey material has the contributions of i) inherired chlorite, smectite and chlorite-smectite mixed-layers; ii ) authigenic crystallisation of Fe-montmorillonite (due to availability of Fe in the crystallising solutions following previous weathering events); iii) authigenic paligorskite associated to a carbonate cement.

Group-to-group bidirectional Wi-Fi direct communication with two relay nodes

The current capabilities of mobile phones in terms of communication, processing and storage, enables its use to form autonomous networks of devices that can be used in case of collapse or inexistent support from a communication infrastructure. In this paper, we propose a network configuration of nodes that provides high-speed bidirectional device-to-device communication, with symmetrical data transfer rates, in Wi-Fi Direct multi-group scenarios, without using performance hindering broadcasts. Copyright © 2015 ICST.