Multithreading RTOS processor design

Tese de Doutoramento Plano Doutoral em Engenharia Eletrónica e de Computadores.

Diseño de sistemas de comunicaciones de alta velocidad. Design of high-speed communication systems.

El crecimiento exponencial del tráfico de datos es uno de los mayores desafíos que enfrentan actualmente los sistemas de comunicaciones, debiendo los mismos ser capaces de soportar velocidades de procesamiento de datos cada vez mas altas. En particular, el consumo de potencia se ha transformado en uno de los parámetros de diseño más críticos, generando la necesidad de investigar el uso de nuevas arquitecturas y algoritmos para el procesamiento digital de la información. Por otro lado, el análisis y evaluación de nuevas técnicas de procesamiento presenta dificultades dadas las altas velocidades a las que deben operar, resultando frecuentemente ineficiente el uso de la simulación basada en software como método. En este contexto, el uso de electrónica programable ofrece una oportunidad a bajo costo donde no solo se evaluan nuevas técnicas de diseño de alta velocidad sino también se valida su implementación en desarrollos tecnológicos. El presente proyecto tiene como objetivo principal el estudio y desarrollo de nuevas arquitecturas y algoritmos en electrónica programable para el procesamiento de datos a alta velocidad. El método a utilizar será la programación en dispositivos FPGA (Field-Programmable Gate Array) que ofrecen una buena relación costo-beneficio y gran flexibilidad para integrarse con otros dispositivos de comunicaciones. Para la etapas de diseño, simulación y programación se utilizaran herramientas CAD (Computer-Aided Design) orientadas a sistemas electrónicos digitales. El proyecto beneficiara a estudiantes de grado y postgrado de carreras afines a la informática y las telecomunicaciones, contribuyendo al desarrollo de proyectos finales y tesis doctorales. Los resultados del proyecto serán publicados en conferencias y/o revistas nacionales e internacionales y divulgados a través de charlas de difusión y/o encuentros. El proyecto se enmarca dentro de un área de gran importancia para la Provincia de Córdoba, como lo es la informática y las telecomunicaciones, y promete generar conocimiento de gran valor agregado que pueda ser transferido a empresas tecnológicas de la Provincia de Córdoba a través de consultorias o desarrollos de productos.

Optimización de Arquitecturas de Procesamiento Digital de Señales en Lógica Programable para Aplicaciones en Vuelos No Tripulados

En dispositivos electrónicos de última generación destinados a funciones de comunicación o control automático, los algoritmos de procesamiento digital de señales trasladados al hardware han ocupado un lugar fundamental. Es decir el estado de arte en el área de las comunicaciones y control puede resumirse en algoritmos basados en procesamiento digital de señales. Las implementaciones digitales de estos algoritmos han sido estudiadas en áreas de la informática desde hace tiempo. Sin embargo, aunque el incremento en la complejidad de los algoritmos modernos permite alcanzar desempeños atractivos en aplicaciones específicas, a su vez impone restricciones en la velocidad de operación que han motivado el diseño directamente en hardware de arquitecturas para alto rendimiento. En este contexto, los circuitos electrónicos basados en lógica programable, principalmente los basados en FPGA (Field-Programmable Gate Array), permiten obtener medidas de desempeño altamente confiables que proporcionan el acercamiento necesario hacia el diseño electrónico de circuitos para aplicaciones específicas “ASIC-VLSI” (Application Specific Integrated Circuit - Very Large Scale Integration). En este proyecto se analiza el diseño y la implementación de aquitecturas electrónicas para el procesamiento digital de señales, con el objeto de obtener medidas reales sobre el comportamiento del canal inalámbrico y su influencia sobre la estimación y el control de trayectoria en vehículos aéreos no tripulados (UAV, Unmanned Aerial Vehicle). Para esto se propone analizar un dispositivo híbrido basado en microcontroladores y circuitos FPGA y sobre este mismo dispositivo implementar mediante algoritmo un control de trayectoria que permita mantener un punto fijo en el centro del cuadro de una cámara de video a bordo de un UAV, que sea eficiente en términos de velocidad de operación, dimensiones y consumo de energía.

Aceleración de Algoritmos en Procesadores Multicore, GPGPU y FPGA. Algorithm Acceleration with Multicore, GPGPU and FPGA Processors.

El avance en la potencia de cómputo en nuestros días viene dado por la paralelización del procesamiento, dadas las características que disponen las nuevas arquitecturas de hardware. Utilizar convenientemente este hardware impacta en la aceleración de los algoritmos en ejecución (programas). Sin embargo, convertir de forma adecuada el algoritmo en su forma paralela es complejo, y a su vez, esta forma, es específica para cada tipo de hardware paralelo. En la actualidad los procesadores de uso general más comunes son los multicore, procesadores paralelos, también denominados Symmetric Multi-Processors (SMP). Hoy en día es difícil hallar un procesador para computadoras de escritorio que no tengan algún tipo de paralelismo del caracterizado por los SMP, siendo la tendencia de desarrollo, que cada día nos encontremos con procesadores con mayor numero de cores disponibles. Por otro lado, los dispositivos de procesamiento de video (Graphics Processor Units - GPU), a su vez, han ido desarrollando su potencia de cómputo por medio de disponer de múltiples unidades de procesamiento dentro de su composición electrónica, a tal punto que en la actualidad no es difícil encontrar placas de GPU con capacidad de 200 a 400 hilos de procesamiento paralelo. Estos procesadores son muy veloces y específicos para la tarea que fueron desarrollados, principalmente el procesamiento de video. Sin embargo, como este tipo de procesadores tiene muchos puntos en común con el procesamiento científico, estos dispositivos han ido reorientándose con el nombre de General Processing Graphics Processor Unit (GPGPU). A diferencia de los procesadores SMP señalados anteriormente, las GPGPU no son de propósito general y tienen sus complicaciones para uso general debido al límite en la cantidad de memoria que cada placa puede disponer y al tipo de procesamiento paralelo que debe realizar para poder ser productiva su utilización. Los dispositivos de lógica programable, FPGA, son dispositivos capaces de realizar grandes cantidades de operaciones en paralelo, por lo que pueden ser usados para la implementación de algoritmos específicos, aprovechando el paralelismo que estas ofrecen. Su inconveniente viene derivado de la complejidad para la programación y el testing del algoritmo instanciado en el dispositivo. Ante esta diversidad de procesadores paralelos, el objetivo de nuestro trabajo está enfocado en analizar las características especificas que cada uno de estos tienen, y su impacto en la estructura de los algoritmos para que su utilización pueda obtener rendimientos de procesamiento acordes al número de recursos utilizados y combinarlos de forma tal que su complementación sea benéfica. Específicamente, partiendo desde las características del hardware, determinar las propiedades que el algoritmo paralelo debe tener para poder ser acelerado. Las características de los algoritmos paralelos determinará a su vez cuál de estos nuevos tipos de hardware son los mas adecuados para su instanciación. En particular serán tenidos en cuenta el nivel de dependencia de datos, la necesidad de realizar sincronizaciones durante el procesamiento paralelo, el tamaño de datos a procesar y la complejidad de la programación paralela en cada tipo de hardware. Today´s advances in high-performance computing are driven by parallel processing capabilities of available hardware architectures. These architectures enable the acceleration of algorithms when thes ealgorithms are properly parallelized and exploit the specific processing power of the underneath architecture. Most current processors are targeted for general pruposes and integrate several processor cores on a single chip, resulting in what is known as a Symmetric Multiprocessing (SMP) unit. Nowadays even desktop computers make use of multicore processors. Meanwhile, the industry trend is to increase the number of integrated rocessor cores as technology matures. On the other hand, Graphics Processor Units (GPU), originally designed to handle only video processing, have emerged as interesting alternatives to implement algorithm acceleration. Current available GPUs are able to implement from 200 to 400 threads for parallel processing. Scientific computing can be implemented in these hardware thanks to the programability of new GPUs that have been denoted as General Processing Graphics Processor Units (GPGPU).However, GPGPU offer little memory with respect to that available for general-prupose processors; thus, the implementation of algorithms need to be addressed carefully. Finally, Field Programmable Gate Arrays (FPGA) are programmable devices which can implement hardware logic with low latency, high parallelism and deep pipelines. Thes devices can be used to implement specific algorithms that need to run at very high speeds. However, their programmability is harder that software approaches and debugging is typically time-consuming. In this context where several alternatives for speeding up algorithms are available, our work aims at determining the main features of thes architectures and developing the required know-how to accelerate algorithm execution on them. We look at identifying those algorithms that may fit better on a given architecture as well as compleme

Implementation of Multi-Core Processor Based on PLASMA (Most MIPS I) IP Core

Multi-core processors is a design philosophy that has become mainstream in scientific and engineering applications. Increasing performance and gate capacity of recent FPGA devices has permitted complex logic systems to be implemented on a single programmable device. By using VHDL here we present an implementation of one multi-core processor by using the PLASMA IP core based on the (most) MIPS I ISA and give an overview of the processor architecture and share theexecution results.

Diseño del subsistema RF para el receptor SAR biestático en banda-C SABRINA

Este proyecto tiene como objetivo diseñar un nuevo receptor SAR biestático para el sistema SABRINA (SAR Bistatic fixed Receiver for INterferometric Applications) caracterizando el sistema que ya existía. El nuevo dispositivo deberá cumplir con las características y requisitos del escenario teniendo en cuenta la potencia recibida y el ruido de cuantificación de la tarjeta digitalizadora. Con este fin se introducen previamente conocimientos de teoría RADAR y SAR. Además, se deberá compactar al máximo el sistema para conseguir un receptor autocontenido que facilite su traslado. Para tal fin se ha incorporado a la caja del receptor un sintetizador programable que actúa de oscilador local de las cadenas de recepción y una fuente de alimentación que provee la tensión a todos los componentes activos del dispositivo. Por otra parte el proyecto ilustra las diferentes campañas de experimentos que se han realizado durante el periodo de trabajo.

RADIC II: a fault tolerant architecture with flexible dynamic redundancy

The demand for computational power has been leading the improvement of the High Performance Computing (HPC) area, generally represented by the use of distributed systems like clusters of computers running parallel applications. In this area, fault tolerance plays an important role in order to provide high availability isolating the application from the faults effects. Performance and availability form an undissociable binomial for some kind of applications. Therefore, the fault tolerant solutions must take into consideration these two constraints when it has been designed. In this dissertation, we present a few side-effects that some fault tolerant solutions may presents when recovering a failed process. These effects may causes degradation of the system, affecting mainly the overall performance and availability. We introduce RADIC-II, a fault tolerant architecture for message passing based on RADIC (Redundant Array of Distributed Independent Fault Tolerance Controllers) architecture. RADIC-II keeps as maximum as possible the RADIC features of transparency, decentralization, flexibility and scalability, incorporating a flexible dynamic redundancy feature, allowing to mitigate or to avoid some recovery side-effects.

Desarrollo y aplicación de estrategias de control avanzado en procesos biológicos de tratamiento de efluentes contaminados

En este proyecto se ha desarrollado estrategias de control avanzadas para plantas de depuración de aguas residuales urbanas que eliminan conjuntamente materia orgánica, nitrógeno y fósforo. Las estrategias se han basado en el estudio multivariable del comportamiento del sistema, que ha producido subsidios para la utilización de lazos de control feedforward, de control predictivo y de un control de costes que automáticamente enviaba las consignas más adecuadas para los controladores de proceso. Para el desarrollo de las estrategias, se ha creado un sistema virtual de simulación (simulador) de plantas de depuradoras, basado en datos de literatura. Para el caso de una planta real, se ha desarrollado un simulador de la planta de Manresa (Catalunya). Sin embargo, el sistema de Manresa se ha utilizado exclusivamente para auxiliar los ingenieros de la planta en la tomada de decisiones de cambio de configuración para que la eliminación de fósforo se dé por la ruta biológica y no por la ruta química. La implementación de los simuladores ha permitido hacer muchas pruebas que en una planta real demandarían mucho tiempo y consumirían muchos recursos energéticos y financieros. Las estrategias de control más elaboradas han podido ahorrar hasta 150.000,00 Euros por año en relación a la operación de la planta sin el control automático. Cuanto a los estudios del modelo de la planta real, se concluyó que la eliminación biológica de fósforo puede sustituir el actual proceso químico de eliminación de fósforo, bajando los costes operacionales (costes del agente precipitante).

Disseny i desenvolupament de videojocs

Estudi i implementació d’una plataforma de prototipatge de videojocs mitjançant la qual es pot crear un videojoc elemental, descartant aspectes decoratius o accessoris. Aquesta eina pretén millorar l’etapa de disseny d’un videojoc avançant el moment en que aquest es podrà jugar. Això permetrà prendre decisions importants en base a proves i experiències mesurables. S’ha implementat un sistema programable en llenguatge de script que estalvia a l’usuari treballar en els aspectes tecnològics i li permet centrar-se en crear la mecànica del joc que vol ser provat.

Utilització del robot mòbil com a eina d'aprenentatge en ensenyaments tècnics

En aquest Projecte de Millora de la Qualitat Docent es descriu el disseny, la construcció i la utilització d’un robot mòbil com a eina docent en titulacions d’Enginyeria. El robot mòbil té com a element de control un PC portàtil convencional per tal de facilitar el procés d’aprenentatge de l’alumnat estigui centrat en l’objectiu de les pràctiques i no en el funcionament i control del robot. A més a més, el robot disposa d’un elevat nombre de sensors i actuadors per tal d’oferir un elevat grau d’interdisciplinaritat.

Diseño y desarrollo de un equipo de caracterización de ISFET para la medida de analitos iónicos

En este proyecto se desarrolla una unidad de medida para investigar la cuantificación de la concentración de analitos iónicos en análisis clínico mediante sensores ISFET. Para su desarrollo se precisa de un elemento que simule el comportamiento de un ISFET por lo que también se desarrolla un simulador de ISFET. Para realizar la unidad de medida se diseñan unos circuitos SMU que permiten polarizar en tensión y medir la corriente de cada terminal de un ISFET y del electrodo de referencia que actúa de puerta. El simulador se realiza con un MOSFET de la misma geometría que el ISFET y dos generadores de tensión programables. Desarrollados y validados los circuitos correspondientes, obtenemos unos excelentes resultados en el simulador que se revela de gran utilidad para la puesta en marcha de la unidad de medida, la cual ofrece unos resultados bastante buenos, si bien se aprecian ciertas corrientes de fuga que no permiten alcanzar toda la exactitud que se pretendía. Ello es debido a los circuitos impresos que deberán ser mejorados hasta conseguir la exactitud deseada. Sin embargo pueden darse por válidos los circuitos de medida diseñados.

Succession and Abundance of Staphylinidae in Cattle Dung in Uberlândia, Brazil

Fimicolous Staphylinidae prey on rearing dipterous in cattle dung, acting as their natural controllers, including pests such as horn fly. To survey the abundance and succession of these coleopterans in cattle dung deposited in pasture, six experiments were conducted from March to October 1995 in Uberlândia, State of Minas Gerais, Brazil. Cattle dung pats were exposed at a pasture for 1 hr, 8 hr, 24 hr, 2, 3, 7 and 10 days and were than taken to laboratory separate from each other, for Staphylinidae extraction. A total of 156 dung pats were exposed at pasture, from which 6225 Staphylinidae were recovered. Representing at least 30 species. Staphylinidae sp.1 (29.6%), Philonthus flavolimbatus (22.2%), Heterothops sp.1 (16.6%), Oxytelus sp.2 (7.6%), Aleochara sp.2 (7.6%) and Criptobium sp.1 (4.4%) were the most abundant, representing 87.8% from the total. The increased frequency of the majority of these species along the dung exposition time at pasture, indicated tha, they would be preying on at all the immature stages of the dipterous, or eggs and first instar larvae of species that lay eggs on the dung after its second exposition day at the pasture

RADIC: un middleware de tolerancia a fallos que preserva el rendimiento

La tolerancia a fallos es una línea de investigación que ha adquirido una importancia relevante con el aumento de la capacidad de cómputo de los súper-computadores actuales. Esto es debido a que con el aumento del poder de procesamiento viene un aumento en la cantidad de componentes que trae consigo una mayor cantidad de fallos. Las estrategias de tolerancia a fallos actuales en su mayoría son centralizadas y estas no escalan cuando se utiliza una gran cantidad de procesos, dado que se requiere sincronización entre todos ellos para realizar las tareas de tolerancia a fallos. Además la necesidad de mantener las prestaciones en programas paralelos es crucial, tanto en presencia como en ausencia de fallos. Teniendo en cuenta lo citado, este trabajo se ha centrado en una arquitectura tolerante a fallos descentralizada (RADIC – Redundant Array of Distributed and Independant Controllers) que busca mantener las prestaciones iniciales y garantizar la menor sobrecarga posible para reconfigurar el sistema en caso de fallos. La implementación de esta arquitectura se ha llevado a cabo en la librería de paso de mensajes denominada Open MPI, la misma es actualmente una de las más utilizadas en el mundo científico para la ejecución de programas paralelos que utilizan una plataforma de paso de mensajes. Las pruebas iniciales demuestran que el sistema introduce mínima sobrecarga para llevar a cabo las tareas correspondientes a la tolerancia a fallos. MPI es un estándar por defecto fail-stop, y en determinadas implementaciones que añaden cierto nivel de tolerancia, las estrategias más utilizadas son coordinadas. En RADIC cuando ocurre un fallo el proceso se recupera en otro nodo volviendo a un estado anterior que ha sido almacenado previamente mediante la utilización de checkpoints no coordinados y la relectura de mensajes desde el log de eventos. Durante la recuperación, las comunicaciones con el proceso en cuestión deben ser retrasadas y redirigidas hacia la nueva ubicación del proceso. Restaurar procesos en un lugar donde ya existen procesos sobrecarga la ejecución disminuyendo las prestaciones, por lo cual en este trabajo se propone la utilización de nodos spare para la recuperar en ellos a los procesos que fallan, evitando de esta forma la sobrecarga en nodos que ya tienen trabajo. En este trabajo se muestra un diseño propuesto para gestionar de un modo automático y descentralizado la recuperación en nodos spare en un entorno Open MPI y se presenta un análisis del impacto en las prestaciones que tiene este diseño. Resultados iniciales muestran una degradación significativa cuando a lo largo de la ejecución ocurren varios fallos y no se utilizan spares y sin embargo utilizándolos se restablece la configuración inicial y se mantienen las prestaciones.

Monitoratge remot d'esdeveniments per al control i supervisió utilitzant "System on chip" i "w-USB"

Aquesta memòria descriu el procés de desenvolupament d'un projecte que consisteix en un conjunt de hardware, “PSoC” (Programmable System on Chip), i un software, C#, mitjançant els quals s'automatitza la gestió de comandes a les taules d'un restaurant. A cada taula trobem un aparell anomenat “WaiterClient”, a través del qual els clients sol·liciten l'atenció d'un cambrer. Aquest hardware té una pantalla on es mostrarà informació i un conjunt de polsadors per demanar. Per una altra banda, trobem un altre aparell, “WaiterServidor”, encarregat de rebre els senyals enviats per wireless des dels “WaiterClients” que hi ha a cada taula. Un cop rebudes, les transmet a un ordinador central per cable sèrie RS-232.

Solucions PLC obertes

Treball que, després de revisar el concepte de PLC i d'exposar la necessitat de solucions obertes, defineix el concepte de PLC obert, basat en programari lliure i presenta alguns projectes interessants de PLC obert.