Aprendendo a aprender: comece pela capa

From the book of Newton Duarte (2000) Vigotysky and “Learning to Learn”, you can make a compelling reflection of the cover, a masterpiece of the artist Max Ernst, “Birds, too: Bird-Snake and Scarecrow” by 1921 (in Bischoff, 1993) and the phrase “Learning to Learn”. Compare and interpret the theme of Vygotsky with the picture is our purpose, because look at the painting on the surface of the cover is meaningless by itself, is necessary to seek a dual mechanism of visual perception on what it represents. It is a metaphor. Such explicit representation abroad and, by analogy, implicitly synthesizes the inside of a slogan that has become a symbol of the innovative teaching positions

Design emocional e análise observacional: inter-relações entre produto e usuário

Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq)

Effects of Perspective on the Amplification of Object Sizes that Intercept the Horizon Line

We investigated the effects of texture gradient and the position of test stimulus in relation to the horizon on the perception of relative sizes. By using the staircase method, 50 participants adjusted the size of a bar presented above, below or on the horizon as it could be perceived in the same size of a bar presented in the lower visual field. Stimuli were presented during 100ms on five background conditions. Perspective gradient contributed more to the overestimation of relative sizes than compression gradient. The sizes of the objects which intercepted the horizon line were overestimated. Visual system was very effective in extracting information from perspective depth cues, making it even during very brief exposure.

Efeitos da perspectiva na amplificação dos tamanhos de objetos que interceptam a linha do horizonte

Foram investigados os efeitos do gradiente de textura e da posição do estímulo teste com relação à linha do horizonte na percepção de tamanho relativo. Pelo método das escadas duplas, cinquenta voluntários ajustaram o tamanho de uma barra apresentada acima, abaixo ou no nível do horizonte para que fosse percebida do mesmo tamanho que uma barra apresentada no campo visual inferior. Os estímulos foram apresentados por 100ms sobre cinco fundos de tela. O gradiente de perspectiva contribuiu mais para a superestimação de tamanho relativo que o gradiente de compressão. Os tamanhos dos objetos que interceptavam a linha do horizonte foram superestimados. O sistema visual mostrou-se bastante eficaz em extrair informações de profundidade da perspectiva, fazendo-o mesmo em apresentações muito breves.

Bestimmung der spektralen Empfindlichkeit eines Bewegungsdetektors auf der Basis von Zapfenerregungen beim Menschen

Die Detektion von Bewegung stellt eine der fundamentalsten Fähigkeiten der visuellen Wahrnehmung dar. Um zu klären, ob das System zur Bewegungswahrnehmung Eingang nur durch einen Zapfentyp erhält, oder ob eine Kombination von verschiedenen Zapfentypen vorliegt, wurde eine rotierende zwei-armige archimedische Spiralscheibe verwendet (reale Bewegung), bei der sich Spirale und Hintergrund farblich unterschieden. Durch Veränderung der Intensität farbiger Leuchtstoffröhren konnte eine Beleuchtungssituation geschaffen werden, bei der die (radiale) Bewegung der Spirale nicht mehr wahrgenommen werden konnte, obwohl Spirale und Hintergrund farblich verschieden waren. Die Bestimmung der Zapfenerregungen im 3-D Rezeptorraum ließ einen Beitrag sowohl des L– als auch des M-Zapfens bei normalsichtigen Trichromaten (dominiert durch L), jedoch einen alleinigen Beitrag des M-Zapfens bei Protanopen erkennen. Die Ermittlung der spektralen Empfindlichkeit basierend auf einer Vektor Analyse im 3D-Rezeptorraum zeigte schließlich, dass dem neuronalen Bewegungsdetektor ein additiver Beitrag des L- und M-Zapfens, in Übereinstimmung mit der Hellempfindlichkeitsfunktion (Vλ), zugrunde liegt. Als Ergebnis schreiben wir die Detektion von Objektbewegung einem farbenblinden Mechanismus zu. Es ist sehr wahrscheinlich, dass der Magnozelluläre-Kanal das neuronale Substrat dieses Bewegungsdetektors repräsentiert.

Verhaltensphysiologische Analyse der visuellen Wahrnehmung räumlicher Tiefe beim Goldfisch

Die Frage, wie es zur visuellen Wahrnehmung räumlicher Tiefe kommt, wenn das Retinabild nur zweidimensional ist, gehört zu den grundlegenden Proble-men der Hirnforschung. Für Tiere, die sich aktiv in ihrer Umgebung bewegen, herrscht ein großer Selektionsdruck Entfernungen und Größen richtig einzu-schätzen. Ziel der vorliegenden Arbeit war es, herauszufinden, ob und wie gut Goldfische Objekte allein aufgrund des Abstandes unterscheiden können und woraus sie Information über den Abstand gewinnen. Hierzu wurde ein Ver-suchsaufbau mit homogen weißem Hintergrund entworfen, in dem die Akkom-modation als Entfernungsinformationen verwendet werden kann, weniger je-doch die Bewegungsparallaxe. Die Goldfische lernten durch operante Konditio-nierung einen Stimulus (schwarze Kreisscheibe) in einem bestimmten Abstand zu wählen, während ein anderer, gleichgroßer Stimulus so entfernt wie möglich präsentiert wurde. Der Abstand zwischen den Stimuli wurde dann verringert, bis die Goldfische keine sichere Wahl für den Dressurstimulus mehr treffen konnten. Die Unterscheidungsleistung der Goldfische wurde mit zunehmendem Abstand des Dressurstimulus immer geringer. Eine Wiederholung der Versuche mit unscharfen Stimu¬lus¬kon¬turen brachte keine Verschlechterung in der Unter-scheidung, was Akkommodation wenig wahrscheinlich macht. Um die Größen-konstanz beim Goldfisch zu testen, wurden die Durchmesser der unterschiedlich entfernten Stimuli so angepasst, dass sie für den Goldfisch die gleiche Retina-bildgröße hatten. Unter diesen Bedingungen waren die Goldfische nicht in der Lage verschieden entfernte Stimuli zu unterscheiden und somit Größenkonstanz zu leisten. Es fand demnach keine echte Entfernungsbestimmung oder Tiefen-wahrneh¬mung statt. Die Unterscheidung der verschieden entfernten Stimuli erfolgte allein durch deren Abbildungsgröße auf der Retina. Dass die Goldfische bei diesem Experiment nicht akkommodieren, wurde durch Infrarot-Photoretinoskopie gezeigt. Somit lässt sich Akkommodation für die Entfer-nungsbestimmung in diesen Versuchen ausschließen. Für diese Leistung und die Größenkonstanz ist vermutlich die Bewegungsparallaxe entscheidend.

Imagery of a moving object: the role of occipital cortex and human MT/V5+

Visual imagery – similar to visual perception – activates feature-specific and category-specific visual areas. This is frequently observed in experiments where the instruction is to imagine stimuli that have been shown immediately before the imagery task. Hence, feature-specific activation could be related to the short-term memory retrieval of previously presented sensory information. Here, we investigated mental imagery of stimuli that subjects had not seen before, eliminating the effects of short-term memory. We recorded brain activation using fMRI while subjects performed a behaviourally controlled guided imagery task in predefined retinotopic coordinates to optimize sensitivity in early visual areas. Whole brain analyses revealed activation in a parieto-frontal network and lateral–occipital cortex. Region of interest (ROI) based analyses showed activation in left hMT/V5+. Granger causality mapping taking left hMT/V5+ as source revealed an imagery-specific directed influence from the left inferior parietal lobule (IPL). Interestingly, we observed a negative BOLD response in V1–3 during imagery, modulated by the retinotopic location of the imagined motion trace. Our results indicate that rule-based motion imagery can activate higher-order visual areas involved in motion perception, with a role for top-down directed influences originating in IPL. Lower-order visual areas (V1, V2 and V3) were down-regulated during this type of imagery, possibly reflecting inhibition to avoid visual input from interfering with the imagery construction. This suggests that the activation in early visual areas observed in previous studies might be related to short- or long-term memory retrieval of specific sensory experiences.

Interhemispheric connections shape subjective experience of bistable motion

The right and left visual hemifields are represented in different cerebral hemispheres and are bound together by connections through the corpus callosum. Much has been learned on the functions of these connections from split-brain patients [1-4], but little is known about their contribution to conscious visual perception in healthy humans. We used diffusion tensor imaging and functional magnetic resonance imaging to investigate which callosal connections contribute to the subjective experience of a visual motion stimulus that requires interhemispheric integration. The "motion quartet" is an ambiguous version of apparent motion that leads to perceptions of either horizontal or vertical motion [5]. Interestingly, observers are more likely to perceive vertical than horizontal motion when the stimulus is presented centrally in the visual field [6]. This asymmetry has been attributed to the fact that, with central fixation, perception of horizontal motion requires integration across hemispheres whereas perception of vertical motion requires only intrahemispheric processing [7]. We are able to show that the microstructure of individually tracked callosal segments connecting motion-sensitive areas of the human MT/V5 complex (hMT/V5+; [8]) can predict the conscious perception of observers. Neither connections between primary visual cortex (V1) nor other surrounding callosal regions exhibit a similar relationship.

Increasing Realism and Supporting Content Planning for Dynamic Scenes in a Mixed Reality System incorporating a Time-of-Flight Camera

For broadcasting purposes MIXED REALITY, the combination of real and virtual scene content, has become ubiquitous nowadays. Mixed Reality recording still requires expensive studio setups and is often limited to simple color keying. We present a system for Mixed Reality applications which uses depth keying and provides threedimensional mixing of real and artificial content. It features enhanced realism through automatic shadow computation which we consider a core issue to obtain realism and a convincing visual perception, besides the correct alignment of the two modalities and correct occlusion handling. Furthermore we present a possibility to support placement of virtual content in the scene. Core feature of our system is the incorporation of a TIME-OF-FLIGHT (TOF)-camera device. This device delivers real-time depth images of the environment at a reasonable resolution and quality. This camera is used to build a static environment model and it also allows correct handling of mutual occlusions between real and virtual content, shadow computation and enhanced content planning. The presented system is inexpensive, compact, mobile, flexible and provides convenient calibration procedures. Chroma-keying is replaced by depth-keying which is efficiently performed on the GRAPHICS PROCESSING UNIT (GPU) by the usage of an environment model and the current ToF-camera image. Automatic extraction and tracking of dynamic scene content is herewith performed and this information is used for planning and alignment of virtual content. An additional sustainable feature is that depth maps of the mixed content are available in real-time, which makes the approach suitable for future 3DTV productions. The presented paper gives an overview of the whole system approach including camera calibration, environment model generation, real-time keying and mixing of virtual and real content, shadowing for virtual content and dynamic object tracking for content planning.

Decision making in beach volleyball defense: Crucial factors derived from interviews with top-level experts

Objectives: In fast ball sports like beach volleyball, decision-making skills are a determining factor for excellent performance. The current investigation aimed to identify factors that influence the decisionmaking process in top-level beach volleyball defense in order to find relevant aspects for further research. For this reason, focused interviews with top players in international beach volleyball were conducted and analyzed with respect to decision-making characteristics. Design: Nineteen world-tour beach volleyball defense players, including seven Olympic or world champions, were interviewed, focusing on decision-making factors, gaze behavior, and interactions between the two. Methods: Verbal data were analyzed by inductive content analysis according to Mayring (2008). This approach allows categories to emerge from the interview material itself instead of forcing data into preset classifications and theoretical concepts. Results: The data analysis showed that, for top-level beach volleyball defense, decision making depends on opponent specifics, external context, situational context, opponent's movements, and intuition. Information on gaze patterns and visual cues revealed general tendencies indicating optimal gaze strategies that support excellent decision making. Furthermore, the analysis highlighted interactions between gaze behavior, visual information, and domain-specific knowledge. Conclusions: The present findings provide information on visual perception, domain-specific knowledge, and interactions between the two that are relevant for decision making in top-level beach volleyball defense. The results can be used to inform sports practice and to further untangle relevant mechanisms underlying decision making in complex game situations.

Effects of subthalamic nucleus stimulation on cognition and mood in Parkinson’s disease (PD)

Objective: To assess the neuropsychological outcome as a safety measure and quality control in patients with subthalamic nucleus (STN) stimulation for PD. Background: Deep brain stimulation (DBS) is considered a relatively safe treatment used in patients with movement disorders. However, neuropsychological alterations have been reported in patients with STN DBS for PD. Cognition and mood are important determinants of quality of life in PD patients and must be assessed for safety control. Methods: Seventeen consecutive patients (8 women) who underwent STN DBS for PD have been assessed before and 4 months after surgery. Besides motor symptoms (UPDRS-III), mood (Beck Depression Inventory, Hamilton Depression Rating Scale) and neuropsychological aspects, mainly executive functions, have been assessed (mini mental state examination, semantic and phonematic verbal fluency, go-no go test, stroop test, trail making test, tests of alertness and attention, digit span, wordlist learning, praxia, Boston naming test, figure drawing, visual perception). Paired t-tests were used for comparisons before and after surgery. Results: Patients were 61.6±7.8 years old at baseline assessment. All surgeries were performed without major adverse events. Motor symptoms ‘‘on’’ medication remained stable whereas they improved in the ‘‘off’’ condition (p<0.001). Mood was not depressed before surgery and remained unchanged at follow-up. All neuropsychological assessment outcome measures remained stable at follow-up with the exception of semantic verbal fluency and wordlist learning. Semantic verbal fluency decreased by 21±16% (p<0.001) and there was a trend to worse phonematic verbal fluency after surgery (p=0.06). Recall of a list of 10 words was worse after surgery only for the third attempt of recall (13%, p<0.005). Conclusions: Verbal fluency decreased in our patients after STN DBS, as previously reported. The procedure was otherwise safe and did not lead to deterioration of mood.

Biblioteca integradora para ciegos y disminuidos visuales : Realidad y desafío

El objetivo de este trabajo ha sido el estudio de la actual situación de los servicios bibliotecarios para personas ciegas y disminuidas visuales en Argentina. Se realizó una encuesta a bibliotecas que prestan servicios a personas ciegas y disminuidas visuales de todo el país. La muestra quedó conformada por 20 bibliotecas públicas y especiales en Argentina. Se confeccionó un cuestionario de 114 preguntas basadas en estándares elaborados por American Library Association (ALA) los cuales fueron preparados y enviados vía correo electrónico. Asimismo, se llevaron a cabo visitas a 10 de estas bibliotecas con el objetivo de obtener información a través de entrevistas a sus respectivos directores así como también al personal y a los usuarios que en ese momento se encontraban presentes en el lugar. El análisis de la situación de las bibliotecas para ciegos y disminuidos visuales en Argentina revela que el 70de estas bibliotecas tienen menos de 1000 ejemplares, el 40depende de donaciones y canje y el 45carecen de tecnología especial. Además presentan severas deficiencias en sus edificios. El 35atienden menos de 100 usuarios y un 40no posee ningún tipo de registro de los usuarios. Se pudieron identificar: colecciones pequeñas, servicios limitados, procesos técnicos incompletos, estructura edilicia inadecuada, escasa tiflotecnología (tecnología especial para personas ciegas y disminuidas visuales) y falta de gestión bibliotecológica, entre otras falencias. Se considera que el presente modelo de biblioteca especial posiblemente contribuya al aislamiento y al confinamiento de la persona ciega y disminuida visual, por ello se debe tener en cuenta un nuevo modelo de biblioteca integradora basado en los Manifiestos de la Unesco para bibliotecas públicas y bibliotecas escolares. Se sugiere la aplicación de este modelo de biblioteca integradora capaz de garantizar eficazmente el acceso a la información para los ciegos y disminuidos visuales de acuerdo a las nuevas recomendaciones universales. En unas pocas palabras, una biblioteca pública para todos.

Biblioteca integradora para ciegos y disminuidos visuales : Realidad y desafío

El objetivo de este trabajo ha sido el estudio de la actual situación de los servicios bibliotecarios para personas ciegas y disminuidas visuales en Argentina. Se realizó una encuesta a bibliotecas que prestan servicios a personas ciegas y disminuidas visuales de todo el país. La muestra quedó conformada por 20 bibliotecas públicas y especiales en Argentina. Se confeccionó un cuestionario de 114 preguntas basadas en estándares elaborados por American Library Association (ALA) los cuales fueron preparados y enviados vía correo electrónico. Asimismo, se llevaron a cabo visitas a 10 de estas bibliotecas con el objetivo de obtener información a través de entrevistas a sus respectivos directores así como también al personal y a los usuarios que en ese momento se encontraban presentes en el lugar. El análisis de la situación de las bibliotecas para ciegos y disminuidos visuales en Argentina revela que el 70de estas bibliotecas tienen menos de 1000 ejemplares, el 40depende de donaciones y canje y el 45carecen de tecnología especial. Además presentan severas deficiencias en sus edificios. El 35atienden menos de 100 usuarios y un 40no posee ningún tipo de registro de los usuarios. Se pudieron identificar: colecciones pequeñas, servicios limitados, procesos técnicos incompletos, estructura edilicia inadecuada, escasa tiflotecnología (tecnología especial para personas ciegas y disminuidas visuales) y falta de gestión bibliotecológica, entre otras falencias. Se considera que el presente modelo de biblioteca especial posiblemente contribuya al aislamiento y al confinamiento de la persona ciega y disminuida visual, por ello se debe tener en cuenta un nuevo modelo de biblioteca integradora basado en los Manifiestos de la Unesco para bibliotecas públicas y bibliotecas escolares. Se sugiere la aplicación de este modelo de biblioteca integradora capaz de garantizar eficazmente el acceso a la información para los ciegos y disminuidos visuales de acuerdo a las nuevas recomendaciones universales. En unas pocas palabras, una biblioteca pública para todos.

Biblioteca integradora para ciegos y disminuidos visuales : Realidad y desafío

El objetivo de este trabajo ha sido el estudio de la actual situación de los servicios bibliotecarios para personas ciegas y disminuidas visuales en Argentina. Se realizó una encuesta a bibliotecas que prestan servicios a personas ciegas y disminuidas visuales de todo el país. La muestra quedó conformada por 20 bibliotecas públicas y especiales en Argentina. Se confeccionó un cuestionario de 114 preguntas basadas en estándares elaborados por American Library Association (ALA) los cuales fueron preparados y enviados vía correo electrónico. Asimismo, se llevaron a cabo visitas a 10 de estas bibliotecas con el objetivo de obtener información a través de entrevistas a sus respectivos directores así como también al personal y a los usuarios que en ese momento se encontraban presentes en el lugar. El análisis de la situación de las bibliotecas para ciegos y disminuidos visuales en Argentina revela que el 70de estas bibliotecas tienen menos de 1000 ejemplares, el 40depende de donaciones y canje y el 45carecen de tecnología especial. Además presentan severas deficiencias en sus edificios. El 35atienden menos de 100 usuarios y un 40no posee ningún tipo de registro de los usuarios. Se pudieron identificar: colecciones pequeñas, servicios limitados, procesos técnicos incompletos, estructura edilicia inadecuada, escasa tiflotecnología (tecnología especial para personas ciegas y disminuidas visuales) y falta de gestión bibliotecológica, entre otras falencias. Se considera que el presente modelo de biblioteca especial posiblemente contribuya al aislamiento y al confinamiento de la persona ciega y disminuida visual, por ello se debe tener en cuenta un nuevo modelo de biblioteca integradora basado en los Manifiestos de la Unesco para bibliotecas públicas y bibliotecas escolares. Se sugiere la aplicación de este modelo de biblioteca integradora capaz de garantizar eficazmente el acceso a la información para los ciegos y disminuidos visuales de acuerdo a las nuevas recomendaciones universales. En unas pocas palabras, una biblioteca pública para todos.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.