Implementazione di un modulatore sigma-delta digitale per la sintesi di segnali pwm ad alta fedelta.

La modulazione a durata d'impulso (PWM) è utilizzata soprattutto perchè permette di ottenere alta efficenza energetica. In ambito accademico è stato proposto un modulatore PWM che sfrutta la tecnica di noise shaping, Sigma Delta, per avere elevata fedeltà. Il lavoro di questa tesi è stato l'implementazione su FPGA del modulatore Sigma DeltaDigitale utilizzato: quarto ordine, con quantizzatore a 4 bit e SNR in banda di 60 dB. Il dimensionamento è stato fatto determinando l'effetto che la lunghezza delle parole dei segnali ha sul rumore prodotto dal sistema. Questo studio è stato svolto con analisi euristiche ed algoritmi di ricerca implementati in ambiente MATLAB. Lo studio fatto è di carattere generale ed estendibile a generiche architetture Sigma Delta.

Ottimizzazione di protocolli di trasmissione dati tramite interfaccia usb implementati su fpga

La maggior parte dei moderni dispositivi e macchinari, sia ad uso civile che industriale, utilizzano sistemi elettronici che ne supervisionano e ne controllano il funzionamento. All’ interno di questi apparati è quasi certamente impiegato un sistema di controllo digitale che svolge, anche grazie alle potenzialità oggi raggiunte, compiti che fino a non troppi anni or sono erano dominio dell’ elettronica analogica, si pensi ad esempio ai DSP (Digital Signal Processor) oggi impiegati nei sistemi di telecomunicazione. Nonostante l'elevata potenza di calcolo raggiunta dagli odierni microprocessori/microcontrollori/DSP dedicati alle applicazioni embedded, quando è necessario eseguire elaborazioni complesse, time-critical, dovendo razionalizzare e ottimizzare le risorse a disposizione, come ad esempio spazio consumo e costi, la scelta ricade inevitabilmente sui dispositivi FPGA. I dispositivi FPGA, acronimo di Field Programmable Gate Array, sono circuiti integrati a larga scala d’integrazione (VLSI, Very Large Scale of Integration) che possono essere configurati via software dopo la produzione. Si differenziano dai microprocessori poiché essi non eseguono un software, scritto ad esempio in linguaggio assembly oppure in linguaggio C. Sono invece dotati di risorse hardware generiche e configurabili (denominate Configurable Logic Block oppure Logic Array Block, a seconda del produttore del dispositivo) che per mezzo di un opportuno linguaggio, detto di descrizione hardware (HDL, Hardware Description Language) vengono interconnesse in modo da costituire circuiti logici digitali. In questo modo, è possibile far assumere a questi dispositivi funzionalità logiche qualsiasi, non previste in origine dal progettista del circuito integrato ma realizzabili grazie alle strutture programmabili in esso presenti.

Progetto e calibrazione di un dispositivo portatile per il monitoraggio della qualita dell'aria

Sviluppo di un prodotto per la misurazione di parametri ambientali legati alla qualità dell’ambiente in cui viviamo. Il dispositivo si struttura in moduli: una base comune comprendente tutti i componenti di elaborazione, visualizzazione, trasmissione e memorizzazione, unito a vari moduli sensore da collegare in base ai parametri che si vogliono monitorare.

Scheda di controllo JTAG per l'elettronica di readout del pixel detector dell'esperimento ATLAS

Il sistema di acquisizione dati del nuovo layer IBL di ATLAS conta attualmente 15 schede ROD attive sull’esperimento. In ognuna di queste schede sono presenti due catene JTAG per la programmazione e il test. La prima catena è facilmente accessibile da remoto tramite uno standard VME o Ethernet, mentre la seconda è accessibile solo tramite un programmatore JTAG. Accedere alla catena secondaria di tutte 15 le ROD è in primo luogo sconveniente poiché sarebbero necessari 15 programmatori diversi; in secondo luogo potrebbe risultare difficoltoso doverli gestire tutti da un unico computer. Nasce così l’esigenza di sviluppare un’elettronica aggiuntiva con funzione di controllo che riesca, tramite un unico programmatore, a distribuire un segnale JTAG in ingresso a 15 uscite selezionabili in maniera esclusiva. In questa tesi vengono illustrati i vari passaggi che hanno portato alla realizzazione del progetto ponendo attenzione alla scelta, al funzionamento e all’eventuale programmazione dei componenti elettronici che lo costituiscono. Per ogni parte è stato realizzato un ambiente hardware di prototipazione che ne ha garantito il test delle funzionalità. La scheda, basata su un microcontrollore ATmega 328-P, è attualmente in fase di completamento nel laboratorio di progettazione elettronica dell’INFN di Bologna. Il prototipo studiato e realizzato tramite il lavoro di questa tesi verrà anche utilizzato in ambiente CERN una volta che ne sarà convalidata l’affidabilità e potrà anche essere facilmente adattato a tutti gli esperimenti che usano un protocollo JTAG per la programmazione di dispositivi remoti.

USB monitor in LabVIEW per il controllo remoto delle schede DAQ del pixel detector di ATLAS

L’esperimento ATLAS al CERN di Ginevra ha un complesso sistema di rivelatori che permettono l’acquisizione e il salvataggio di dati generati dalle collisioni di particelle fondamentali. Il rivelatore per cui trova una naturale applicazione il lavoro di questa tesi è il Pixel Detector. Esso è il più vicino alla beam pipe e si compone di più strati, il più interno dei quali, l’Insertable B-Layer (IBL), aggiunto in seguito allo shut down dell’LHC avvenuto nel 2013, ha apportato diverse innovazioni per migliorare la risoluzione spaziale delle tracce e la velocità di acquisizione dei dati. E’ stato infatti necessario modificare il sistema di acquisizione dati dell’esperimento aggiungendo nuove schede chiamate ROD, ReadOut Driver, e BOC, Back Of Crate. Entrambe le due tipologie di schede sono montate su un apparato di supporto, chiamato Crate, che le gestisce. E’ evidente che avere un sistema remoto che possa mostrare in ogni momento il regime di funzionamento del crate e che dia la possibilità di pilotarlo anche a distanza risulta estremamente utile. Così, tramite il linguaggio di programmazione LabVIEW è stato possibile progettare un sistema multipiattaforma che permette di comunicare con il crate in modo da impostare e ricevere svariati parametri di controllo del sistema di acquisizione dati, come ad esempio la temperatura, la velocità delle ventole di raffreddamento e le correnti assorbite dalle varie tensioni di alimentazione. Al momento il software viene utilizzato all’interno dell’Istituto Nazionale di Fisica Nucleare (INFN) di Bologna dove è montato un crate W-Ie-Ne-R, speculare a quello presente al CERN di Ginevra, contenente delle schede ROD e BOC in fase di test. Il progetto ed il programma sviluppato e presentato in questa tesi ha ulteriori possibilità di miglioramento e di utilizzo, dal momento che anche per altri esperimenti dell’LHC le schede di acquisizione vengono montate sullo stesso modello di crate.

Progetto vhdl di un nucleo di calcolo per misure di impedenza basate su segnali pseudo-random

In questo elaborato si affronta il progetto di un nucleo di calcolo per misure d'impedenza sulla pelle tramite l'utilizzo di segnali pseudo-random. La misura viene effettuata applicando il segnale casuale all'impedenza per ottenere la risposta impulsiva tramite un'operazione di convoluzione. Il nucleo di calcolo è stato implementato in VHDL.

Progetto PCB di un nodo sensore ultra-low power

Lo scopo della tesi è la realizzazione di un circuito PCB di un nodo sensore wireless ultra low power per il monitoraggio della temperatura. Una volta individuati tutti i componenti si è proseguito con l'implementazione del layout del circuito, che poi potrà eventualmente essere posto in produzione

Progetto e sviluppo di un banco di prova per sistemi di determinazione e controllo d'assetto di CubeSat

Progettazione di dettaglio di un banco di prova per testare sistemi ADCS per CubeSat: Alma Test-Bed. Ci si è concentrati sul progetto di un primo nucleo di AlmaTB in grado di testare il controllo di tipo magnetico. Fanno parte di AlmaTB una gabbia di Helmholtz, un air-bearing system, un CubeSat di test, un metrology system. La gabbia di Helmholtz è un apparato costituito da tre coppie di bobine, una per ogni asse spaziale, che serve ad annullare il campo magnetico locale e simulare quello che si troverà in orbita attorno alla Terra. Un software ricava i dati del campo magnetico terrestre da modello IGRF a determinate coordinate e quota e fornisce agli alimentatori del set di bobine l'indicazione della corrente da distribuire. L'air-bearing system è un cuscinetto d'aria generato da un compressore che serve a ricreare le caratteristiche condizioni dell'ambiente spaziale di microgravità e attrito quasi-zero. Il CubeSat di test sarà montato su questo sistema. Il CubeSat di test, nella prima versione di AlmaTB, contiene i sensori e gli attuatori di tipo magnetico per determinare e controllare l'assetto di un nanosatellite. Il magnetometro presente all'interno è utilizzato anche come controllo del funzionamento della gabbia di Helmholtz. Il metrology system traccia i movimenti e l'inclinazione del CubeSat. Questo fornisce il riferimento di assetto vero, in modo da capire se il sistema ADCS lavora correttamente. Una volta che il banco di prova sarà completato e operativo sarà possibile testare algoritmi di determinazione e controllo di assetto che utilizzano diversi dispositivi tra sensori e attuatori disponibili nel mock-up. Su una workstation sono installati i software di controllo ed elaborazione dati. Si è scelto di procedere con un approccio di tipo "chiavi in mano", cioè scegliendo, quando disponibile, sistemi già completi e disponibili sul mercato. La prima versione di AlmaTB nasce dall'importante, vasto lavoro di matching tra i diversi apparati.

Convertitori elettronici di potenza ad alta frequenza di commutazione con isolamento galvanico

L’importanza sempre crescente dell’elettronica è accompagnata da una crescente necessità di compattezza ed efficienza energetica. Una parte sostanziale del costo e delle dimensioni dei moderni dispositivi elettronici è legata ai sistemi di conversione di potenza, il cui volume è dominato dai passivi. Per poter affrontare la miniaturizzazione dei circuiti elettronici di potenza sono dunque necessari metodi di design e tecnologie che permettano di ridurre i requisiti di immagazzinamento di energia. Un possibile approccio è aumentare la frequenza di commutazione nel range delle decine di MHz facendo in modo che l’efficienza non venga penalizzata dall’aumento delle perdite in commutazione. Ciò è reso possibile dall’impiego di topologie di convertitori risonanti che implementano la condizione ZVS. Oltre all’impiego di convertitori risonanti, l’aumento della frequenza operativa, mantenendo elevata l’efficienza, è abilitato dall’impiego di dispositivi a semiconduttore a largo band-gap come il nitruro di gallio (GaN), i quali mostrano performance superiori al silicio in termini di temperature operative, frequenze di funzionamento e densità di potenza. Inoltre, ad elevate frequenze di commutazione, l’utilizzo di magnetici coreless diventa una valida alterativa ai magnetici tradizionali, con vantaggi in termini di costo, ingombro e di efficienza. Il focus di questa tesi è il progetto di un convertitore DC-DC risonante con isolamento coreless ad alta efficienza e ad alta frequenza in tecnologia GaN a 650 V pensato per applicazioni wall-adapter. A seguito dello studio di alcune topologie di inverter risonanti e dei rispettivi rettificatori, si è scelta la topologia phi2 per il design del convertitore DC-DC double phi2 isolato (simulato con LTspice). È stato poi effettuato il design di un trasformatore coreless su PCB tramite simulatore elettromagnetico (ADS Keysight Momentum). Il convertitore complessivo presenta un’efficienza del 95,8% con una efficienza del link del 98%.

Studio nel dominio tempo-frequenza di emissioni condotte generate da convertitori elettronici di potenza

La presente Tesi di Laurea si colloca nell’ambito di un progetto strategico di ateneo chiamato OpIMA. Tale progetto mira a sviluppare codificatori innovativi per segnali di tipo impulsivo, discreti nei livelli, con riferimento soprattutto all’attuazione, alla sintesi di forme d’onda e all’amplificazione audio. L’obiettivo del progetto è di sviluppare nuove generazioni di codificatori, simili nell’uso a quelli tradizionali ed in qualche modo compatibili con essi e pure basati su principi operativi radicalmente diversi. La Tesi di Laurea è stata svolta presso il Dipartimento di Ingegneria Elettrica (DIE) nel laboratorio di Compatibilità Elettromagnetica (LACEM). Il lavoro tratta di uno studio nel dominio tempo-frequenza sulle emissioni condotte prodotte da un convertitore statico DC/AC progettato presso il DIE. Tale studio risulta utile per capire come e quando vengono generati questi disturbi e per migliorare la compatibilità elettromagnetica del convertitore. La Tesi inizialmente richiama con il Capitolo 1 i concetti che stanno alla base della compatibilità elettromagnetica, soprattutto per quanto riguarda le emissioni condotte. Con il Capitolo 2 si descrive in dettaglio il banco prova in ogni sua parte; nel Capitolo 3 vengono riportati i dati teorici di carica e scarica del BUS DC del convertitore. Nel Capitolo 4, 5, 6 vengono riportati i risultati delle prove effettuate sul convertitore per quanto riguarda le emissioni condotte; in particolare nel Capitolo 4 le prove sono state eseguite sul convertitore originale, nel Capitolo 5 si sono ripetute le prove separando elettricamente il circuito di potenza del convertitore da quello di controllo (ovviamente in questa fase abbiamo utilizzato due fonti di alimentazione separate) e nel Capitolo 6 si è voluto eliminare il rumore generato dall’alimentatore presente all’interno del circuito di controllo e per far ciò sono stati costruiti cinque alimentatori lineari esterni con determinate caratteristiche. Infine nell’ultimo Capitolo si sono tratte le conclusioni sui risultati delle misure effettuate.

Architetture di interconnessione per sistemi su singolo chip e per sistemi ad integrazione tridimensionale

I continui sviluppi nel campo della fabbricazione dei circuiti integrati hanno comportato frequenti travolgimenti nel design, nell’implementazione e nella scalabilità dei device elettronici, così come nel modo di utilizzarli. Anche se la legge di Moore ha anticipato e caratterizzato questo trend nelle ultime decadi, essa stessa si trova a fronteggiare attualmente enormi limitazioni, superabili solo attraverso un diverso approccio nella produzione di chip, consistente in pratica nella sovrapposizione verticale di diversi strati collegati elettricamente attraverso speciali vias. Sul singolo strato, le network on chip sono state suggerite per ovviare le profonde limitazioni dovute allo scaling di strutture di comunicazione condivise. Questa tesi si colloca principalmente nel contesto delle nascenti piattaforme multicore ad alte prestazioni basate sulle 3D NoC, in cui la network on chip viene estesa nelle 3 direzioni. L’obiettivo di questo lavoro è quello di fornire una serie di strumenti e tecniche per poter costruire e aratterizzare una piattaforma tridimensionale, cosi come dimostrato nella realizzazione del testchip 3D NOC fabbricato presso la fonderia IMEC. Il primo contributo è costituito sia una accurata caratterizzazione delle interconnessioni verticali (TSVs) (ovvero delle speciali vias che attraversano l’intero substrato del die), sia dalla caratterizzazione dei router 3D (in cui una o più porte sono estese nella direzione verticale) ed infine dal setup di un design flow 3D utilizzando interamente CAD 2D. Questo primo step ci ha permesso di effettuare delle analisi dettagliate sia sul costo sia sulle varie implicazioni. Il secondo contributo è costituito dallo sviluppo di alcuni blocchi funzionali necessari per garantire il corretto funziomento della 3D NoC, in presenza sia di guasti nelle TSVs (fault tolerant links) che di deriva termica nei vari clock tree dei vari die (alberi di clock indipendenti). Questo secondo contributo è costituito dallo sviluppo delle seguenti soluzioni circuitali: 3D fault tolerant link, Look Up Table riconfigurabili e un sicnronizzatore mesocrono. Il primo è costituito fondamentalmente un bus verticale equipaggiato con delle TSV di riserva da utilizzare per rimpiazzare le vias guaste, più la logica di controllo per effettuare il test e la riconfigurazione. Il secondo è rappresentato da una Look Up Table riconfigurabile, ad alte prestazioni e dal costo contenuto, necesaria per bilanciare sia il traffico nella NoC che per bypassare link non riparabili. Infine la terza soluzione circuitale è rappresentata da un sincronizzatore mesocrono necessario per garantire la sincronizzazione nel trasferimento dati da un layer and un altro nelle 3D Noc. Il terzo contributo di questa tesi è dato dalla realizzazione di un interfaccia multicore per memorie 3D (stacked 3D DRAM) ad alte prestazioni, e dall’esplorazione architetturale dei benefici e del costo di questo nuovo sistema in cui il la memoria principale non è piu il collo di bottiglia dell’intero sistema. Il quarto ed ultimo contributo è rappresentato dalla realizzazione di un 3D NoC test chip presso la fonderia IMEC, e di un circuito full custom per la caratterizzazione della variability dei parametri RC delle interconnessioni verticali.

Progetto e realizzazione di riferimenti in tensione simmetrici in tecnologia CMOS

La tesi tratta del progetto e della realizzazione di un riferimento in tensione simmetrico e stabile in temperatura, realizzato in tecnologia CMOS. Nella progettazione analogica ad alta precisione ha assunto sempre più importanza il problema della realizzazione di riferimenti in tensione stabili in temperatura. Nella maggior parte dei casi vengono presentati Bandgap, ovvero riferimenti in tensione che sfruttano l'andamento in temperatura dell'energy gap del silicio al fine di ottenere una tensione costante in un ampio range di temperatura. Tale architettura risulta utile nei sistemi ad alimentazione singola compresa fra 0 e Vdd essendo in grado di generare una singola tensione di riferimento del valore tipico di 1.2V. Nella tesi viene presentato un riferimento in tensione in grado di offrire le stesse prestazioni di un Bandgap per quanto riguarda la variazione in temperatura ma in grado di lavorare sia in sistemi ad alimentazione singola che ad alimentazione duale. Il circuito proposto e' in grado di generare due tensioni, simmetriche rispetto a un riferimento dato, del valore nominale di ±450mV. All'interno della tesi viene descritto il progetto di due diverse architetture, entrambe in grado di generare le tensioni con le specifiche richieste. Le due architetture sono poi state confrontate analizzando in particolare la stabilità in temperatura, la potenza dissipata, il PSRR (Power Supply Rejection Ratio) e la simmetria delle tensioni generate. Al termine dell'analisi è stato poi implementato su silicio il circuito che garantiva le prestazioni migliori. In sede di disegno del layout su silicio sono stati affrontati i problemi derivanti dall'adattamento dei componenti al fine di ottenere una maggiore insensibilità del circuito stesso alle incertezze legate al processo di realizzazione. Infine sono state effettuate le misurazioni attraverso una probe station a 4 sonde per verificare il corretto funzionamento del circuito e le sue prestazioni.

Design and implementation of a novel multi-constellation FPGA-based dual frequency GNSS receiver for space applications

The PhD activity described in the document is part of the Microsatellite and Microsystem Laboratory of the II Faculty of Engineering, University of Bologna. The main objective is the design and development of a GNSS receiver for the orbit determination of microsatellites in low earth orbit. The development starts from the electronic design and goes up to the implementation of the navigation algorithms, covering all the aspects that are involved in this type of applications. The use of GPS receivers for orbit determination is a consolidated application used in many space missions, but the development of the new GNSS system within few years, such as the European Galileo, the Chinese COMPASS and the Russian modernized GLONASS, proposes new challenges and offers new opportunities to increase the orbit determination performances. The evaluation of improvements coming from the new systems together with the implementation of a receiver that is compatible with at least one of the new systems, are the main activities of the PhD. The activities can be divided in three section: receiver requirements definition and prototype implementation, design and analysis of the GNSS signal tracking algorithms, and design and analysis of the navigation algorithms. The receiver prototype is based on a Virtex FPGA by Xilinx, and includes a PowerPC processor. The architecture follows the software defined radio paradigm, so most of signal processing is performed in software while only what is strictly necessary is done in hardware. The tracking algorithms are implemented as a combination of Phase Locked Loop and Frequency Locked Loop for the carrier, and Delay Locked Loop with variable bandwidth for the code. The navigation algorithm is based on the extended Kalman filter and includes an accurate LEO orbit model.

Dispositivi FPGA di ultima generazione: analisi e confronto

Questa tesi si prefissa l’obiettivo di analizzare l'evoluzione dei sistemi FPGA nel corso degli ultimi anni, evidenziando le novità e gli aspetti tecnici più significativi che ogni famiglia ha introdotto. Il primo capitolo avrà il compito di mostrare l’architettura ed il funzionamento generale di un FPGA, cercando di illustrarne le principali caratteristiche. Il secondo capitolo introdurrà i dispositivi FPGA Xilinx e mostrerà le caratteristiche tecniche dei principali dispositivi prodotto dall'azienda. Il terzo capitolo mostrerà invece le caratteristiche tecniche degli FPGA più recenti prodotti da Altera. Il quarto ed ultimo capitolo, invece, metterà a confronto alcuni parametri fondamentali dei dispositivi descritti nell'elaborato.