High power beam dump project for the accelerator prototype LIPAc: Cooling design and analysis

En el campo de la fusión nuclear y desarrollándose en paralelo a ITER (International Thermonuclear Experimental Reactor), el proyecto IFMIF (International Fusion Material Irradiation Facility) se enmarca dentro de las actividades complementarias encaminadas a solucionar las barreras tecnológicas que aún plantea la fusión. En concreto IFMIF es una instalación de irradiación cuya misión es caracterizar materiales resistentes a condiciones extremas como las esperadas en los futuros reactores de fusión como DEMO (DEMOnstration power plant). Consiste de dos aceleradores de deuterones que proporcionan un haz de 125 mA y 40 MeV cada uno, que al colisionar con un blanco de litio producen un flujo neutrónico intenso (1017 neutrones/s) con un espectro similar al de los neutrones de fusión [1], [2]. Dicho flujo neutrónico es empleado para irradiar los diferentes materiales candidatos a ser empleados en reactores de fusión, y las muestras son posteriormente examinadas en la llamada instalación de post-irradiación. Como primer paso en tan ambicioso proyecto, una fase de validación y diseño llamada IFMIFEVEDA (Engineering Validation and Engineering Design Activities) se encuentra actualmente en desarrollo. Una de las actividades contempladas en esta fase es la construcción y operación de una acelarador prototipo llamado LIPAc (Linear IFMIF Prototype Accelerator). Se trata de un acelerador de deuterones de alta intensidad idéntico a la parte de baja energía de los aceleradores de IFMIF. Los componentes del LIPAc, que será instalado en Japón, son suministrados por diferentes países europeos. El acelerador proporcionará un haz continuo de deuterones de 9 MeV con una potencia de 1.125 MW que tras ser caracterizado con diversos instrumentos deberá pararse de forma segura. Para ello se requiere un sistema denominado bloque de parada (Beam Dump en inglés) que absorba la energía del haz y la transfiera a un sumidero de calor. España tiene el compromiso de suministrar este componente y CIEMAT (Centro de Investigaciones Energéticas Medioambientales y Tecnológicas) es responsable de dicha tarea. La pieza central del bloque de parada, donde se para el haz de iones, es un cono de cobre con un ángulo de 3.5o, 2.5 m de longitud y 5 mm de espesor. Dicha pieza está refrigerada por agua que fluye en su superficie externa por el canal que se forma entre el cono de cobre y otra pieza concéntrica con éste. Este es el marco en que se desarrolla la presente tesis, cuyo objeto es el diseño del sistema de refrigeración del bloque de parada del LIPAc. El diseño se ha realizado utilizando un modelo simplificado unidimensional. Se han obtenido los parámetros del agua (presión, caudal, pérdida de carga) y la geometría requerida en el canal de refrigeración (anchura, rugosidad) para garantizar la correcta refrigeración del bloque de parada. Se ha comprobado que el diseño permite variaciones del haz respecto a la situación nominal siendo el flujo crítico calorífico al menos 2 veces superior al nominal. Se han realizado asimismo simulaciones fluidodinámicas 3D con ANSYS-CFX en aquellas zonas del canal de refrigeración que lo requieren. El bloque de parada se activará como consecuencia de la interacción del haz de partículas lo que impide cualquier cambio o reparación una vez comenzada la operación del acelerador. Por ello el diseño ha de ser muy robusto y todas las hipótesis utilizadas en la realización de éste deben ser cuidadosamente comprobadas. Gran parte del esfuerzo de la tesis se centra en la estimación del coeficiente de transferencia de calor que es determinante en los resultados obtenidos, y que se emplea además como condición de contorno en los cálculos mecánicos. Para ello por un lado se han buscado correlaciones cuyo rango de aplicabilidad sea adecuado para las condiciones del bloque de parada (canal anular, diferencias de temperatura agua-pared de decenas de grados). En un segundo paso se han comparado los coeficientes de película obtenidos a partir de la correlación seleccionada (Petukhov-Gnielinski) con los que se deducen de simulaciones fluidodinámicas, obteniendo resultados satisfactorios. Por último se ha realizado una validación experimental utilizando un prototipo y un circuito hidráulico que proporciona un flujo de agua con los parámetros requeridos en el bloque de parada. Tras varios intentos y mejoras en el experimento se han obtenido los coeficientes de película para distintos caudales y potencias de calentamiento. Teniendo en cuenta la incertidumbre de las medidas, los valores experimentales concuerdan razonablemente bien (en el rango de 15%) con los deducidos de las correlaciones. Por motivos radiológicos es necesario controlar la calidad del agua de refrigeración y minimizar la corrosión del cobre. Tras un estudio bibliográfico se identificaron los parámetros del agua más adecuados (conductividad, pH y concentración de oxígeno disuelto). Como parte de la tesis se ha realizado asimismo un estudio de la corrosión del circuito de refrigeración del bloque de parada con el doble fin de determinar si puede poner en riesgo la integridad del componente, y de obtener una estimación de la velocidad de corrosión para dimensionar el sistema de purificación del agua. Se ha utilizado el código TRACT (TRansport and ACTivation code) adaptándalo al caso del bloque de parada, para lo cual se trabajó con el responsable (Panos Karditsas) del código en Culham (UKAEA). Los resultados confirman que la corrosión del cobre en las condiciones seleccionadas no supone un problema. La Tesis se encuentra estructurada de la siguiente manera: En el primer capítulo se realiza una introducción de los proyectos IFMIF y LIPAc dentro de los cuales se enmarca esta Tesis. Además se describe el bloque de parada, siendo el diseño del sistema de rerigeración de éste el principal objetivo de la Tesis. En el segundo y tercer capítulo se realiza un resumen de la base teórica así como de las diferentes herramientas empleadas en el diseño del sistema de refrigeración. El capítulo cuarto presenta los resultados del relativos al sistema de refrigeración. Tanto los obtenidos del estudio unidimensional, como los obtenidos de las simulaciones fluidodinámicas 3D mediante el empleo del código ANSYS-CFX. En el quinto capítulo se presentan los resultados referentes al análisis de corrosión del circuito de refrigeración del bloque de parada. El capítulo seis se centra en la descripción del montaje experimental para la obtención de los valores de pérdida de carga y coeficiente de transferencia del calor. Asimismo se presentan los resultados obtenidos en dichos experimentos. Finalmente encontramos un capítulo de apéndices en el que se describen una serie de experimentos llevados a cabo como pasos intermedios en la obtención del resultado experimental del coeficiente de película. También se presenta el código informático empleado para el análisis unidimensional del sistema de refrigeración del bloque de parada llamado CHICA (Cooling and Heating Interaction and Corrosion Analysis). ABSTRACT In the nuclear fusion field running in parallel to ITER (International Thermonuclear Experimental Reactor) as one of the complementary activities headed towards solving the technological barriers, IFMIF (International Fusion Material Irradiation Facility) project aims to provide an irradiation facility to qualify advanced materials resistant to extreme conditions like the ones expected in future fusion reactors like DEMO (DEMOnstration Power Plant). IFMIF consists of two constant wave deuteron accelerators delivering a 125 mA and 40 MeV beam each that will collide on a lithium target producing an intense neutron fluence (1017 neutrons/s) with a similar spectra to that of fusion neutrons [1], [2]. This neutron flux is employed to irradiate the different material candidates to be employed in the future fusion reactors, and the samples examined after irradiation at the so called post-irradiative facilities. As a first step in such an ambitious project, an engineering validation and engineering design activity phase called IFMIF-EVEDA (Engineering Validation and Engineering Design Activities) is presently going on. One of the activities consists on the construction and operation of an accelerator prototype named LIPAc (Linear IFMIF Prototype Accelerator). It is a high intensity deuteron accelerator identical to the low energy part of the IFMIF accelerators. The LIPAc components, which will be installed in Japan, are delivered by different european countries. The accelerator supplies a 9 MeV constant wave beam of deuterons with a power of 1.125 MW, which after being characterized by different instruments has to be stopped safely. For such task a beam dump to absorb the beam energy and take it to a heat sink is needed. Spain has the compromise of delivering such device and CIEMAT (Centro de Investigaciones Energéticas Medioambientales y Tecnológicas) is responsible for such task. The central piece of the beam dump, where the ion beam is stopped, is a copper cone with an angle of 3.5o, 2.5 m long and 5 mm width. This part is cooled by water flowing on its external surface through the channel formed between the copper cone and a concentric piece with the latter. The thesis is developed in this realm, and its objective is designing the LIPAc beam dump cooling system. The design has been performed employing a simplified one dimensional model. The water parameters (pressure, flow, pressure loss) and the required annular channel geometry (width, rugoisty) have been obtained guaranteeing the correct cooling of the beam dump. It has been checked that the cooling design allows variations of the the beam with respect to the nominal position, being the CHF (Critical Heat Flux) at least twice times higher than the nominal deposited heat flux. 3D fluid dynamic simulations employing ANSYS-CFX code in the beam dump cooling channel sections which require a more thorough study have also been performed. The beam dump will activateasaconsequenceofthe deuteron beam interaction, making impossible any change or maintenance task once the accelerator operation has started. Hence the design has to be very robust and all the hypotheses employed in the design mustbecarefully checked. Most of the work in the thesis is concentrated in estimating the heat transfer coefficient which is decisive in the obtained results, and is also employed as boundary condition in the mechanical analysis. For such task, correlations which applicability range is the adequate for the beam dump conditions (annular channel, water-surface temperature differences of tens of degrees) have been compiled. In a second step the heat transfer coefficients obtained from the selected correlation (Petukhov- Gnielinski) have been compared with the ones deduced from the 3D fluid dynamic simulations, obtaining satisfactory results. Finally an experimental validation has been performed employing a prototype and a hydraulic circuit that supplies a flow with the requested parameters in the beam dump. After several tries and improvements in the experiment, the heat transfer coefficients for different flows and heating powers have been obtained. Considering the uncertainty in the measurements the experimental values agree reasonably well (in the order of 15%) with the ones obtained from the correlations. Due to radiological reasons the quality of the cooling water must be controlled, hence minimizing the copper corrosion. After performing a bibligraphic study the most adequate water parameters were identified (conductivity, pH and dissolved oxygen concentration). As part of this thesis a corrosion study of the beam dump cooling circuit has been performed with the double aim of determining if corrosion can pose a risk for the copper beam dump , and obtaining an estimation of the corrosion velocitytodimension the water purification system. TRACT code(TRansport and ACTivation) has been employed for such study adapting the code for the beam dump case. For such study a collaboration with the code responsible (Panos Karditsas) at Culham (UKAEA) was established. The work developed in this thesis has supposed the publication of three articles in JCR journals (”Journal of Nuclear Materials” y ”Fusion Engineering and Design”), as well as presentations in more than four conferences and relevant meetings.

Branching angles of pyramidal cell dendrites follow common geometrical design principles in different cortical areas

Unraveling pyramidal cell structure is crucial to understanding cortical circuit computations. Although it is well known that pyramidal cell branching structure differs in the various cortical areas, the principles that determine the geometric shapes of these cells are not fully understood. Here we analyzed and modeled with a von Mises distribution the branching angles in 3D reconstructed basal dendritic arbors of hundreds of intracellularly injected cortical pyramidal cells in seven different cortical regions of the frontal, parietal, and occipital cortex of the mouse. We found that, despite the differences in the structure of the pyramidal cells in these distinct functional and cytoarchitectonic cortical areas, there are common design principles that govern the geometry of dendritic branching angles of pyramidal cells in all cortical areas.

Using an analytical model to design liquid crystal microlenses

We have developed new analytical expressions for designing liquid crystal (LC) microlenses. These equations are based on a novel equivalent electric circuit and can be used to create an optimum design for the LC lenses in which the lens diameter ranges from a few micrometers to several millimeters. Thus far, only experimental studies have been conducted on the LC lenses. The analytical expressions developed in this letter depend on various manufacturing parameters and can be used to design lenses with specific focal lengths and a parabolic phase profile. The required driving scheme (modal or hole-patterned) can be predicted. The LC microlenses were manufactured and electrooptically characterized: the measurements were compared using an analytical approach.

Design and Simulation of Deep Nanometer SRAM Cells under Energy, Mismatch, and Radiation Constraints

La fiabilidad está pasando a ser el principal problema de los circuitos integrados según la tecnología desciende por debajo de los 22nm. Pequeñas imperfecciones en la fabricación de los dispositivos dan lugar ahora a importantes diferencias aleatorias en sus características eléctricas, que han de ser tenidas en cuenta durante la fase de diseño. Los nuevos procesos y materiales requeridos para la fabricación de dispositivos de dimensiones tan reducidas están dando lugar a diferentes efectos que resultan finalmente en un incremento del consumo estático, o una mayor vulnerabilidad frente a radiación. Las memorias SRAM son ya la parte más vulnerable de un sistema electrónico, no solo por representar más de la mitad del área de los SoCs y microprocesadores actuales, sino también porque las variaciones de proceso les afectan de forma crítica, donde el fallo de una única célula afecta a la memoria entera. Esta tesis aborda los diferentes retos que presenta el diseño de memorias SRAM en las tecnologías más pequeñas. En un escenario de aumento de la variabilidad, se consideran problemas como el consumo de energía, el diseño teniendo en cuenta efectos de la tecnología a bajo nivel o el endurecimiento frente a radiación. En primer lugar, dado el aumento de la variabilidad de los dispositivos pertenecientes a los nodos tecnológicos más pequeños, así como a la aparición de nuevas fuentes de variabilidad por la inclusión de nuevos dispositivos y la reducción de sus dimensiones, la precisión del modelado de dicha variabilidad es crucial. Se propone en la tesis extender el método de inyectores, que modela la variabilidad a nivel de circuito, abstrayendo sus causas físicas, añadiendo dos nuevas fuentes para modelar la pendiente sub-umbral y el DIBL, de creciente importancia en la tecnología FinFET. Los dos nuevos inyectores propuestos incrementan la exactitud de figuras de mérito a diferentes niveles de abstracción del diseño electrónico: a nivel de transistor, de puerta y de circuito. El error cuadrático medio al simular métricas de estabilidad y prestaciones de células SRAM se reduce un mínimo de 1,5 veces y hasta un máximo de 7,5 a la vez que la estimación de la probabilidad de fallo se mejora en varios ordenes de magnitud. El diseño para bajo consumo es una de las principales aplicaciones actuales dada la creciente importancia de los dispositivos móviles dependientes de baterías. Es igualmente necesario debido a las importantes densidades de potencia en los sistemas actuales, con el fin de reducir su disipación térmica y sus consecuencias en cuanto al envejecimiento. El método tradicional de reducir la tensión de alimentación para reducir el consumo es problemático en el caso de las memorias SRAM dado el creciente impacto de la variabilidad a bajas tensiones. Se propone el diseño de una célula que usa valores negativos en la bit-line para reducir los fallos de escritura según se reduce la tensión de alimentación principal. A pesar de usar una segunda fuente de alimentación para la tensión negativa en la bit-line, el diseño propuesto consigue reducir el consumo hasta en un 20 % comparado con una célula convencional. Una nueva métrica, el hold trip point se ha propuesto para prevenir nuevos tipos de fallo debidos al uso de tensiones negativas, así como un método alternativo para estimar la velocidad de lectura, reduciendo el número de simulaciones necesarias. Según continúa la reducción del tamaño de los dispositivos electrónicos, se incluyen nuevos mecanismos que permiten facilitar el proceso de fabricación, o alcanzar las prestaciones requeridas para cada nueva generación tecnológica. Se puede citar como ejemplo el estrés compresivo o extensivo aplicado a los fins en tecnologías FinFET, que altera la movilidad de los transistores fabricados a partir de dichos fins. Los efectos de estos mecanismos dependen mucho del layout, la posición de unos transistores afecta a los transistores colindantes y pudiendo ser el efecto diferente en diferentes tipos de transistores. Se propone el uso de una célula SRAM complementaria que utiliza dispositivos pMOS en los transistores de paso, así reduciendo la longitud de los fins de los transistores nMOS y alargando los de los pMOS, extendiéndolos a las células vecinas y hasta los límites de la matriz de células. Considerando los efectos del STI y estresores de SiGe, el diseño propuesto mejora los dos tipos de transistores, mejorando las prestaciones de la célula SRAM complementaria en más de un 10% para una misma probabilidad de fallo y un mismo consumo estático, sin que se requiera aumentar el área. Finalmente, la radiación ha sido un problema recurrente en la electrónica para aplicaciones espaciales, pero la reducción de las corrientes y tensiones de los dispositivos actuales los está volviendo vulnerables al ruido generado por radiación, incluso a nivel de suelo. Pese a que tecnologías como SOI o FinFET reducen la cantidad de energía colectada por el circuito durante el impacto de una partícula, las importantes variaciones de proceso en los nodos más pequeños va a afectar su inmunidad frente a la radiación. Se demuestra que los errores inducidos por radiación pueden aumentar hasta en un 40 % en el nodo de 7nm cuando se consideran las variaciones de proceso, comparado con el caso nominal. Este incremento es de una magnitud mayor que la mejora obtenida mediante el diseño de células de memoria específicamente endurecidas frente a radiación, sugiriendo que la reducción de la variabilidad representaría una mayor mejora. ABSTRACT Reliability is becoming the main concern on integrated circuit as the technology goes beyond 22nm. Small imperfections in the device manufacturing result now in important random differences of the devices at electrical level which must be dealt with during the design. New processes and materials, required to allow the fabrication of the extremely short devices, are making new effects appear resulting ultimately on increased static power consumption, or higher vulnerability to radiation SRAMs have become the most vulnerable part of electronic systems, not only they account for more than half of the chip area of nowadays SoCs and microprocessors, but they are critical as soon as different variation sources are regarded, with failures in a single cell making the whole memory fail. This thesis addresses the different challenges that SRAM design has in the smallest technologies. In a common scenario of increasing variability, issues like energy consumption, design aware of the technology and radiation hardening are considered. First, given the increasing magnitude of device variability in the smallest nodes, as well as new sources of variability appearing as a consequence of new devices and shortened lengths, an accurate modeling of the variability is crucial. We propose to extend the injectors method that models variability at circuit level, abstracting its physical sources, to better model sub-threshold slope and drain induced barrier lowering that are gaining importance in FinFET technology. The two new proposed injectors bring an increased accuracy of figures of merit at different abstraction levels of electronic design, at transistor, gate and circuit levels. The mean square error estimating performance and stability metrics of SRAM cells is reduced by at least 1.5 and up to 7.5 while the yield estimation is improved by orders of magnitude. Low power design is a major constraint given the high-growing market of mobile devices that run on battery. It is also relevant because of the increased power densities of nowadays systems, in order to reduce the thermal dissipation and its impact on aging. The traditional approach of reducing the voltage to lower the energy consumption if challenging in the case of SRAMs given the increased impact of process variations at low voltage supplies. We propose a cell design that makes use of negative bit-line write-assist to overcome write failures as the main supply voltage is lowered. Despite using a second power source for the negative bit-line, the design achieves an energy reduction up to 20% compared to a conventional cell. A new metric, the hold trip point has been introduced to deal with new sources of failures to cells using a negative bit-line voltage, as well as an alternative method to estimate cell speed, requiring less simulations. With the continuous reduction of device sizes, new mechanisms need to be included to ease the fabrication process and to meet the performance targets of the successive nodes. As example we can consider the compressive or tensile strains included in FinFET technology, that alter the mobility of the transistors made out of the concerned fins. The effects of these mechanisms are very dependent on the layout, with transistor being affected by their neighbors, and different types of transistors being affected in a different way. We propose to use complementary SRAM cells with pMOS pass-gates in order to reduce the fin length of nMOS devices and achieve long uncut fins for the pMOS devices when the cell is included in its corresponding array. Once Shallow Trench isolation and SiGe stressors are considered the proposed design improves both kinds of transistor, boosting the performance of complementary SRAM cells by more than 10% for a same failure probability and static power consumption, with no area overhead. While radiation has been a traditional concern in space electronics, the small currents and voltages used in the latest nodes are making them more vulnerable to radiation-induced transient noise, even at ground level. Even if SOI or FinFET technologies reduce the amount of energy transferred from the striking particle to the circuit, the important process variation that the smallest nodes will present will affect their radiation hardening capabilities. We demonstrate that process variations can increase the radiation-induced error rate by up to 40% in the 7nm node compared to the nominal case. This increase is higher than the improvement achieved by radiation-hardened cells suggesting that the reduction of process variations would bring a higher improvement.

A methodology to analyze, design and implement very fast and robust controls of Buck-type converters

La electrónica digital moderna presenta un desafío a los diseñadores de sistemas de potencia. El creciente alto rendimiento de microprocesadores, FPGAs y ASICs necesitan sistemas de alimentación que cumplan con requirimientos dinámicos y estáticos muy estrictos. Específicamente, estas alimentaciones son convertidores DC-DC de baja tensión y alta corriente que necesitan ser diseñados para tener un pequeño rizado de tensión y una pequeña desviación de tensión de salida bajo transitorios de carga de una alta pendiente. Además, dependiendo de la aplicación, se necesita cumplir con otros requerimientos tal y como proveer a la carga con ”Escalado dinámico de tensión”, donde el convertidor necesitar cambiar su tensión de salida tan rápidamente posible sin sobreoscilaciones, o ”Posicionado Adaptativo de la Tensión” donde la tensión de salida se reduce ligeramente cuanto más grande sea la potencia de salida. Por supuesto, desde el punto de vista de la industria, las figuras de mérito de estos convertidores son el coste, la eficiencia y el tamaño/peso. Idealmente, la industria necesita un convertidor que es más barato, más eficiente, más pequeño y que aún así cumpla con los requerimienos dinámicos de la aplicación. En este contexto, varios enfoques para mejorar la figuras de mérito de estos convertidores se han seguido por la industria y la academia tales como mejorar la topología del convertidor, mejorar la tecnología de semiconducores y mejorar el control. En efecto, el control es una parte fundamental en estas aplicaciones ya que un control muy rápido hace que sea más fácil que una determinada topología cumpla con los estrictos requerimientos dinámicos y, consecuentemente, le da al diseñador un margen de libertar más amplio para mejorar el coste, la eficiencia y/o el tamaño del sistema de potencia. En esta tesis, se investiga cómo diseñar e implementar controles muy rápidos para el convertidor tipo Buck. En esta tesis se demuestra que medir la tensión de salida es todo lo que se necesita para lograr una respuesta casi óptima y se propone una guía de diseño unificada para controles que sólo miden la tensión de salida Luego, para asegurar robustez en controles muy rápidos, se proponen un modelado y un análisis de estabilidad muy precisos de convertidores DC-DC que tienen en cuenta circuitería para sensado y elementos parásitos críticos. También, usando este modelado, se propone una algoritmo de optimización que tiene en cuenta las tolerancias de los componentes y sensados distorsionados. Us ando este algoritmo, se comparan controles muy rápidos del estado del arte y su capacidad para lograr una rápida respuesta dinámica se posiciona según el condensador de salida utilizado. Además, se propone una técnica para mejorar la respuesta dinámica de los controladores. Todas las propuestas se han corroborado por extensas simulaciones y prototipos experimentales. Con todo, esta tesis sirve como una metodología para ingenieros para diseñar e implementar controles rápidos y robustos de convertidores tipo Buck. ABSTRACT Modern digital electronics present a challenge to designers of power systems. The increasingly high-performance of microprocessors, FPGAs (Field Programmable Gate Array) and ASICs (Application-Specific Integrated Circuit) require power supplies to comply with very demanding static and dynamic requirements. Specifically, these power supplies are low-voltage/high-current DC-DC converters that need to be designed to exhibit low voltage ripple and low voltage deviation under high slew-rate load transients. Additionally, depending on the application, other requirements need to be met such as to provide to the load ”Dynamic Voltage Scaling” (DVS), where the converter needs to change the output voltage as fast as possible without underdamping, or ”Adaptive Voltage Positioning” (AVP) where the output voltage is slightly reduced the greater the output power. Of course, from the point of view of the industry, the figures of merit of these converters are the cost, efficiency and size/weight. Ideally, the industry needs a converter that is cheaper, more efficient, smaller and that can still meet the dynamic requirements of the application. In this context, several approaches to improve the figures of merit of these power supplies are followed in the industry and academia such as improving the topology of the converter, improving the semiconductor technology and improving the control. Indeed, the control is a fundamental part in these applications as a very fast control makes it easier for the topology to comply with the strict dynamic requirements and, consequently, gives the designer a larger margin of freedom to improve the cost, efficiency and/or size of the power supply. In this thesis, how to design and implement very fast controls for the Buck converter is investigated. This thesis proves that sensing the output voltage is all that is needed to achieve an almost time-optimal response and a unified design guideline for controls that only sense the output voltage is proposed. Then, in order to assure robustness in very fast controls, a very accurate modeling and stability analysis of DC-DC converters is proposed that takes into account sensing networks and critical parasitic elements. Also, using this modeling approach, an optimization algorithm that takes into account tolerances of components and distorted measurements is proposed. With the use of the algorithm, very fast analog controls of the state-of-the-art are compared and their capabilities to achieve a fast dynamic response are positioned de pending on the output capacitor. Additionally, a technique to improve the dynamic response of controllers is also proposed. All the proposals are corroborated by extensive simulations and experimental prototypes. Overall, this thesis serves as a methodology for engineers to design and implement fast and robust controls for Buck-type converters.

Output Impedance Correction Circuit (OICC): A New Concept to Improve the Dynamic Response of DC/DC Converters with Additional Energy Path

El desarrollo da las nuevas tecnologías permite a los ingenieros llevar al límite el funcionamiento de los circuitos integrados (Integrated Circuits, IC). Las nuevas generaciones de procesadores, DSPs o FPGAs son capaces de procesar la información a una alta velocidad, con un alto consumo de energía, o esperar en modo de baja potencia con el mínimo consumo posible. Esta gran variación en el consumo de potencia y el corto tiempo necesario para cambiar de un nivel al otro, afecta a las especificaciones del Módulo de Regulador de Tensión (Voltage Regulated Module, VRM) que alimenta al IC. Además, las características adicionales obligatorias, tales como adaptación del nivel de tensión (Adaptive Voltage Positioning, AVP) y escalado dinámico de la tensión (Dynamic Voltage Scaling, DVS), imponen requisitos opuestas en el diseño de la etapa de potencia del VRM. Para poder soportar las altas variaciones de los escalones de carga, el condensador de filtro de salida del VRM se ha de sobredimensionar, penalizando la densidad de energía y el rendimiento durante la operación de DVS. Por tanto, las actuales tendencias de investigación se centran en mejorar la respuesta dinámica del VRM, mientras se reduce el tamaño del condensador de salida. La reducción del condensador de salida lleva a menor coste y una prolongación de la vida del sistema ya que se podría evitar el uso de condensadores voluminosos, normalmente implementados con condensadores OSCON. Una ventaja adicional es que reduciendo el condensador de salida, el DVS se puede realizar más rápido y con menor estrés de la etapa de potencia, ya que la cantidad de carga necesaria para cambiar la tensión de salida es menor. El comportamiento dinámico del sistema con un control lineal (Control Modo Tensión, VMC, o Control Corriente de Pico, Peak Current Mode Control, PCMC,…) está limitado por la frecuencia de conmutación del convertidor y por el tamaño del filtro de salida. La reducción del condensador de salida se puede lograr incrementando la frecuencia de conmutación, así como incrementando el ancho de banda del sistema, y/o aplicando controles avanzados no-lineales. Usando esos controles, las variables del estado se saturan para conseguir el nuevo régimen permanente en un tiempo mínimo, así como el filtro de salida, más específicamente la pendiente de la corriente de la bobina, define la respuesta de la tensión de salida. Por tanto, reduciendo la inductancia de la bobina de salida, la corriente de bobina llega más rápido al nuevo régimen permanente, por lo que una menor cantidad de carga es tomada del condensador de salida durante el tránsito. El inconveniente de esa propuesta es que el rendimiento del sistema es penalizado debido al incremento de pérdidas de conmutación y las corrientes RMS. Para conseguir tanto la reducción del condensador de salida como el alto rendimiento del sistema, mientras se satisfacen las estrictas especificaciones dinámicas, un convertidor multifase es adoptado como estándar para aplicaciones VRM. Para asegurar el reparto de las corrientes entre fases, el convertidor multifase se suele implementar con control de modo de corriente. Para superar la limitación impuesta por el filtro de salida, la segunda posibilidad para reducir el condensador de salida es aplicar alguna modificación topológica (Topologic modifications) de la etapa básica de potencia para incrementar la pendiente de la corriente de bobina y así reducir la duración de tránsito. Como el transitorio se ha reducido, una menor cantidad de carga es tomada del condensador de salida bajo el mismo escalón de la corriente de salida, con lo cual, el condensador de salida se puede reducir para lograr la misma desviación de la tensión de salida. La tercera posibilidad para reducir el condensador de salida del convertidor es introducir un camino auxiliar de energía (additional energy path, AEP) para compensar el desequilibrio de la carga del condensador de salida reduciendo consecuentemente la duración del transitorio y la desviación de la tensión de salida. De esta manera, durante el régimen permanente, el sistema tiene un alto rendimiento debido a que el convertidor principal con bajo ancho de banda es diseñado para trabajar con una frecuencia de conmutación moderada para conseguir requisitos estáticos. Por otro lado, el comportamiento dinámico durante los transitorios es determinado por el AEP con un alto ancho de banda. El AEP puede ser implementado como un camino resistivo, como regulador lineal (Linear regulator, LR) o como un convertidor conmutado. Las dos primeras implementaciones proveen un mayor ancho de banda, acosta del incremento de pérdidas durante el transitorio. Por otro lado, la implementación del convertidor computado presenta menor ancho de banda, limitado por la frecuencia de conmutación, aunque produce menores pérdidas comparado con las dos anteriores implementaciones. Dependiendo de la aplicación, la implementación y la estrategia de control del sistema, hay una variedad de soluciones propuestas en el Estado del Arte (State-of-the-Art, SoA), teniendo diferentes propiedades donde una solución ofrece más ventajas que las otras, pero también unas desventajas. En general, un sistema con AEP ideal debería tener las siguientes propiedades: 1. El impacto del AEP a las pérdidas del sistema debería ser mínimo. A lo largo de la operación, el AEP genera pérdidas adicionales, con lo cual, en el caso ideal, el AEP debería trabajar por un pequeño intervalo de tiempo, solo durante los tránsitos; la otra opción es tener el AEP constantemente activo pero, por la compensación del rizado de la corriente de bobina, se generan pérdidas innecesarias. 2. El AEP debería ser activado inmediatamente para minimizar la desviación de la tensión de salida. Para conseguir una activación casi instantánea, el sistema puede ser informado por la carga antes del escalón o el sistema puede observar la corriente del condensador de salida, debido a que es la primera variable del estado que actúa a la perturbación de la corriente de salida. De esa manera, el AEP es activado con casi cero error de la tensión de salida, logrando una menor desviación de la tensión de salida. 3. El AEP debería ser desactivado una vez que el nuevo régimen permanente es detectado para evitar los transitorios adicionales de establecimiento. La mayoría de las soluciones de SoA estiman la duración del transitorio, que puede provocar un transitorio adicional si la estimación no se ha hecho correctamente (por ejemplo, si la corriente de bobina del convertidor principal tiene un nivel superior o inferior al necesitado, el regulador lento del convertidor principal tiene que compensar esa diferencia una vez que el AEP es desactivado). Otras soluciones de SoA observan las variables de estado, asegurando que el sistema llegue al nuevo régimen permanente, o pueden ser informadas por la carga. 4. Durante el transitorio, como mínimo un subsistema, o bien el convertidor principal o el AEP, debería operar en el lazo cerrado. Implementando un sistema en el lazo cerrado, preferiblemente el subsistema AEP por su ancho de banda elevado, se incrementa la robustez del sistema a los parásitos. Además, el AEP puede operar con cualquier tipo de corriente de carga. Las soluciones que funcionan en el lazo abierto suelen preformar el control de balance de carga con mínimo tiempo, así reducen la duración del transitorio y tienen un impacto menor a las pérdidas del sistema. Por otro lado, esas soluciones demuestran una alta sensibilidad a las tolerancias y parásitos de los componentes. 5. El AEP debería inyectar la corriente a la salida en una manera controlada, así se reduce el riesgo de unas corrientes elevadas y potencialmente peligrosas y se incrementa la robustez del sistema bajo las perturbaciones de la tensión de entrada. Ese problema suele ser relacionado con los sistemas donde el AEP es implementado como un convertidor auxiliar. El convertidor auxiliar es diseñado para una potencia baja, con lo cual, los dispositivos elegidos son de baja corriente/potencia. Si la corriente no es controlada, bajo un pico de tensión de entrada provocada por otro parte del sistema (por ejemplo, otro convertidor conectado al mismo bus), se puede llegar a un pico en la corriente auxiliar que puede causar la perturbación de tensión de salida e incluso el fallo de los dispositivos del convertidor auxiliar. Sin embargo, cuando la corriente es controlada, usando control del pico de corriente o control con histéresis, la corriente auxiliar tiene el control con prealimentación (feed-forward) de tensión de entrada y la corriente es definida y limitada. Por otro lado, si la solución utiliza el control de balance de carga, el sistema puede actuar de forma deficiente si la tensión de entrada tiene un valor diferente del nominal, provocando que el AEP inyecta/toma más/menos carga que necesitada. 6. Escalabilidad del sistema a convertidores multifase. Como ya ha sido comentado anteriormente, para las aplicaciones VRM por la corriente de carga elevada, el convertidor principal suele ser implementado como multifase para distribuir las perdidas entre las fases y bajar el estrés térmico de los dispositivos. Para asegurar el reparto de las corrientes, normalmente un control de modo corriente es usado. Las soluciones de SoA que usan VMC son limitadas a la implementación con solo una fase. Esta tesis propone un nuevo método de control del flujo de energía por el AEP y el convertidor principal. El concepto propuesto se basa en la inyección controlada de la corriente auxiliar al nodo de salida donde la amplitud de la corriente es n-1 veces mayor que la corriente del condensador de salida con las direcciones apropiadas. De esta manera, el AEP genera un condensador virtual cuya capacidad es n veces mayor que el condensador físico y reduce la impedancia de salida. Como el concepto propuesto reduce la impedancia de salida usando el AEP, el concepto es llamado Output Impedance Correction Circuit (OICC) concept. El concepto se desarrolla para un convertidor tipo reductor síncrono multifase con control modo de corriente CMC (incluyendo e implementación con una fase) y puede operar con la tensión de salida constante o con AVP. Además, el concepto es extendido a un convertidor de una fase con control modo de tensión VMC. Durante la operación, el control de tensión de salida de convertidor principal y control de corriente del subsistema OICC están siempre cerrados, incrementando la robustez a las tolerancias de componentes y a los parásitos del cirquito y permitiendo que el sistema se pueda enfrentar a cualquier tipo de la corriente de carga. Según el método de control propuesto, el sistema se puede encontrar en dos estados: durante el régimen permanente, el sistema se encuentra en el estado Idle y el subsistema OICC esta desactivado. Por otro lado, durante el transitorio, el sistema se encuentra en estado Activo y el subsistema OICC está activado para reducir la impedancia de salida. El cambio entre los estados se hace de forma autónoma: el sistema entra en el estado Activo observando la corriente de condensador de salida y vuelve al estado Idle cunado el nuevo régimen permanente es detectado, observando las variables del estado. La validación del concepto OICC es hecha aplicándolo a un convertidor tipo reductor síncrono con dos fases y de 30W cuyo condensador de salida tiene capacidad de 140μF, mientras el factor de multiplicación n es 15, generando en el estado Activo el condensador virtual de 2.1mF. El subsistema OICC es implementado como un convertidor tipo reductor síncrono con PCMC. Comparando el funcionamiento del convertidor con y sin el OICC, los resultados demuestran que se ha logrado una reducción de la desviación de tensión de salida con factor 12, tanto con funcionamiento básico como con funcionamiento AVP. Además, los resultados son comparados con un prototipo de referencia que tiene la misma etapa de potencia y un condensador de salida físico de 2.1mF. Los resultados demuestran que los dos sistemas tienen el mismo comportamiento dinámico. Más aun, se ha cuantificado el impacto en las pérdidas del sistema operando bajo una corriente de carga pulsante y bajo DVS. Se demuestra que el sistema con OICC mejora el rendimiento del sistema, considerando las pérdidas cuando el sistema trabaja con la carga pulsante y con DVS. Por lo último, el condensador de salida de sistema con OICC es mucho más pequeño que el condensador de salida del convertidor de referencia, con lo cual, por usar el concepto OICC, la densidad de energía se incrementa. En resumen, las contribuciones principales de la tesis son: • El concepto propuesto de Output Impedance Correction Circuit (OICC), • El control a nivel de sistema basado en el método usado para cambiar los estados de operación, • La implementación del subsistema OICC en lazo cerrado conjunto con la implementación del convertidor principal, • La cuantificación de las perdidas dinámicas bajo la carga pulsante y bajo la operación DVS, y • La robustez del sistema bajo la variación del condensador de salida y bajo los escalones de carga consecutiva. ABSTRACT Development of new technologies allows engineers to push the performance of the integrated circuits to its limits. New generations of processors, DSPs or FPGAs are able to process information with high speed and high consumption or to wait in low power mode with minimum possible consumption. This huge variation in power consumption and the short time needed to change from one level to another, affect the specifications of the Voltage Regulated Module (VRM) that supplies the IC. Furthermore, additional mandatory features, such as Adaptive Voltage Positioning (AVP) and Dynamic Voltage Scaling (DVS), impose opposite trends on the design of the VRM power stage. In order to cope with high load-step amplitudes, the output capacitor of the VRM power stage output filter is drastically oversized, penalizing power density and the efficiency during the DVS operation. Therefore, the ongoing research trend is directed to improve the dynamic response of the VRM while reducing the size of the output capacitor. The output capacitor reduction leads to a smaller cost and longer life-time of the system since the big bulk capacitors, usually implemented with OSCON capacitors, may not be needed to achieve the desired dynamic behavior. An additional advantage is that, by reducing the output capacitance, dynamic voltage scaling (DVS) can be performed faster and with smaller stress on the power stage, since the needed amount of charge to change the output voltage is smaller. The dynamic behavior of the system with a linear control (Voltage mode control, VMC, Peak Current Mode Control, PCMC,…) is limited by the converter switching frequency and filter size. The reduction of the output capacitor can be achieved by increasing the switching frequency of the converter, thus increasing the bandwidth of the system, and/or by applying advanced non-linear controls. Applying nonlinear control, the system variables get saturated in order to reach the new steady-state in a minimum time, thus the output filter, more specifically the output inductor current slew-rate, determines the output voltage response. Therefore, by reducing the output inductor value, the inductor current reaches faster the new steady state, so a smaller amount of charge is taken from the output capacitor during the transient. The drawback of this approach is that the system efficiency is penalized due to increased switching losses and RMS currents. In order to achieve both the output capacitor reduction and high system efficiency, while satisfying strict dynamic specifications, a Multiphase converter system is adopted as a standard for VRM applications. In order to ensure the current sharing among the phases, the multiphase converter is usually implemented with current mode control. In order to overcome the limitation imposed by the output filter, the second possibility to reduce the output capacitor is to apply Topologic modifications of the basic power stage topology in order to increase the slew-rate of the inductor current and, therefore, reduce the transient duration. Since the transient is reduced, smaller amount of charge is taken from the output capacitor under the same load current, thus, the output capacitor can be reduced to achieve the same output voltage deviation. The third possibility to reduce the output capacitor of the converter is to introduce an additional energy path (AEP) to compensate the charge unbalance of the output capacitor, consequently reducing the transient time and output voltage deviation. Doing so, during the steady-state operation the system has high efficiency because the main low-bandwidth converter is designed to operate at moderate switching frequency, to meet the static requirements, whereas the dynamic behavior during the transients is determined by the high-bandwidth auxiliary energy path. The auxiliary energy path can be implemented as a resistive path, as a Linear regulator, LR, or as a switching converter. The first two implementations provide higher bandwidth, at the expense of increasing losses during the transient. On the other hand, the switching converter implementation presents lower bandwidth, limited by the auxiliary converter switching frequency, though it produces smaller losses compared to the two previous implementations. Depending on the application, the implementation and the control strategy of the system, there is a variety of proposed solutions in the State-of-the-Art (SoA), having different features where one solution offers some advantages over the others, but also some disadvantages. In general, an ideal additional energy path system should have the following features: 1. The impact on the system losses should be minimal. During its operation, the AEP generates additional losses, thus ideally, the AEP should operate for a short period of time, only when the transient is occurring; the other option is to have the AEP constantly on, but due to the inductor current ripple compensation at the output, unnecessary losses are generated. 2. The AEP should be activated nearly instantaneously to prevent bigger output voltage deviation. To achieve near instantaneous activation, the converter system can be informed by the load prior to the load-step or the system can observe the output capacitor current, which is the first system state variable that reacts on the load current perturbation. In this manner, the AEP is turned on with near zero output voltage error, providing smaller output voltage deviation. 3. The AEP should be deactivated once the new steady state is reached to avoid additional settling transients. Most of the SoA solutions estimate duration of the transient which may cause additional transient if the estimation is not performed correctly (e.g. if the main converter inductor current has higher or lower value than needed, the slow regulator of the main converter needs to compensate the difference after the AEP is deactivated). Other SoA solutions are observing state variables, ensuring that the system reaches the new steady state or they are informed by the load. 4. During the transient, at least one subsystem, either the main converter or the AEP, should be in closed-loop. Implementing a closed loop system, preferably the AEP subsystem, due its higher bandwidth, increases the robustness under system tolerances and circuit parasitic. In addition, the AEP can operate with any type of load. The solutions that operate in open loop usually perform minimum time charge balance control, thus reducing the transient length and minimizing the impact on the losses, however they are very sensitive to tolerances and parasitics. 5. The AEP should inject current at the output in a controlled manner, thus reducing the risk of high and potentially damaging currents and increasing robustness on the input voltage deviation. This issue is mainly related to the systems where AEP is implemented as auxiliary converter. The auxiliary converter is designed for small power and, as such, the MOSFETs are rated for small power/currents. If the current is not controlled, due to the some unpredicted spike in input voltage caused by some other part of the system (e.g. different converter), it may lead to a current spike in auxiliary current which will cause the perturbation of the output voltage and even failure of the switching components of auxiliary converter. In the case when the current is controlled, using peak CMC or Hysteretic Window CMC, the auxiliary converter has inherent feed-forwarding of the input voltage in current control and the current is defined and limited. Furthermore, if the solution employs charge balance control, the system may perform poorly if the input voltage has different value than the nominal, causing that AEP injects/extracts more/less charge than needed. 6. Scalability of the system to multiphase converters. As commented previously, in VRM applications, due to the high load currents, the main converters are implemented as multiphase to redistribute losses among the modules, lowering temperature stress of the components. To ensure the current sharing, usually a Current Mode Control (CMC) is employed. The SoA solutions that are implemented with VMC are limited to a single stage implementation. This thesis proposes a novel control method of the energy flow through the AEP and the main converter system. The proposed concept relays on a controlled injection of the auxiliary current at the output node where the instantaneous current value is n-1 times bigger than the output capacitor current with appropriate directions. Doing so, the AEP creates an equivalent n times bigger virtual capacitor at the output, thus reducing the output impedance. Due to the fact that the proposed concept reduces the output impedance using the AEP, it has been named the Output Impedance Correction Circuit (OICC) concept. The concept is developed for a multiphase CMC synchronous buck converter (including a single phase implementation), operating with a constant output voltage and with AVP feature. Further, it is extended to a single phase VMC synchronous buck converter. During the operation, the main converter voltage loop and the OICC subsystem capacitor current loop is constantly closed, increasing the robustness under system tolerances and circuit parasitic and allowing the system to operate with any load-current shape or pattern. According to the proposed control method, the system operates in two states: during the steady-state the system is in the Idle state and the OICC subsystem is deactivated, while during the load-step transient the system is in the Active state and the OICC subsystem is activated in order to reduce the output impedance. The state changes are performed autonomously: the system enters in the Active state by observing the output capacitor current and it returns back to the Idle state when the steady-state operation is detected by observing the state variables. The validation of the OICC concept has been done by applying it to a 30W two phase synchronous buck converter with 140μF output capacitor and with the multiplication factor n equal to 15, generating during the Active state equivalent output capacitor of 2.1mF. The OICC subsystem is implemented as single phase PCMC synchronous buck converter. Comparing the converter operation with and without the OICC the results demonstrate that the 12 times reduction of the output voltage deviation is achieved, for both basic operation and for the AVP operation. Furthermore, the results have been compared to a reference prototype which has the same power stage and a fiscal output capacitor of 2.1mF. The results show that the two systems have the same dynamic behavior. Moreover, an impact on the system losses under the pulsating load and DVS operation has been quantified and it has been demonstrated that the OICC system has improved the system efficiency, considering the losses when the system operates with the pulsating load and the DVS operation. Lastly, the output capacitor of the OICC system is much smaller than the reference design output capacitor, therefore, by applying the OICC concept the power density can be increased. In summary, the main contributions of the thesis are: • The proposed Output Impedance Correction Circuit (OICC) concept, • The system level control based on the used approach to change the states of operation, • The OICC subsystem closed-loop implementation, together with the main converter implementation, • The dynamic losses under the pulsating load and the DVS operation quantification, and • The system robustness on the capacitor impedance variation and consecutive load-steps.

Design of broadband transmitarray unit cells with comparative study of different numbers of layers

A generalized methodology to design low-profile transmitarray (TA) antennas made of several stacked layers with nonresonant printed phasing elements is presented. A study of the unit cell bandwidth, phase-shift range and tolerances has been conducted considering different numbers of layers. A structure with three metalized layers with capacitive and inductive elements enabling a phase range of nearly 360° and low insertion loss is introduced. A study of the four-layer structure shows improvement in the performance of the unit cells in terms of bandwidth from 2% to more than 20% and a complete phase coverage. Implementations on a flexible substrate of TAs with progressive phase shift operating at 19 GHz are used for validation.

Rational design of a global inhibitor of the virulence response in Staphylococcus aureus, based in part on localization of the site of inhibition to the receptor-histidine kinase, AgrC

Two-component signaling systems involving receptor-histidine kinases are ubiquitous in bacteria and have been found in yeast and plants. These systems provide the major means by which bacteria communicate with each other and the outside world. Remarkably, very little is known concerning the extracellular ligands that presumably bind to receptor-histidine kinases to initiate signaling. The two-component agr signaling circuit in Staphylococcus aureus is one system where the ligands are known in chemical detail, thus opening the door for detailed structure–activity relationship studies. These ligands are short (8- to 9-aa) peptides containing a thiolactone structure, in which the α-carboxyl group of the C-terminal amino acid is linked to the sulfhydryl group of a cysteine, which is always the fifth amino acid from the C terminus of the peptide. One unique aspect of the agr system is that peptides that activate virulence expression in one group of S. aureus strains also inhibit virulence expression in other groups of S. aureus strains. Herein, it is demonstrated by switching the receptor-histidine kinase, AgrC, between strains of different agr specificity types, that intragroup activation and intergroup inhibition are both mediated by the same group-specific receptors. These results have facilitated the development of a global inhibitor of virulence in S. aureus, which consists of a truncated version of one of the naturally occurring thiolactone peptides.

Classical Guitar Music in Printed Collections: A New Index and a Model for Indexing Instrumental Music in Score Collections

Classical Guitar Music in Printed Collections is a new, open-access, online index to the contents of published score collections for classical guitar. Its interlinked, alphabetized lists allow one to find a composition by title or composer, to discover what score collections include that piece, to see what other works are included in each collection identified, and to locate a copy in a library collection. Accuracy of identification is guaranteed by incipit images of each work. The article discusses how this index differs from existing bibliographies of the classical guitar literature, its structure and design, and technical details of its publication.

Revised rules of the Supreme court of the United States : Adopted June 5, 1928. Effective July 1, 1928. Amended June 1, 1931, and May 31, 1932. (The Acts of February 13, 1925, c.229, 43 Stat. 936, January 31, 1928, c. 14, 45 Stat. 54, and April 26, 1928, c. 440, 45 Stat. 466, are printed in an appendix.).

Act of February 13, 1925: An act to amend the Judicial code, and to further define the jurisdiction of the Circuit courts of appeals and of the Supreme court, and for other purposes; Act of January 31, 1928: An act in reference to writs of error; Act of April 26, 1928: An act to amend section 2 of an act entitled "An act in reference to writs of error" (12 pages at end) Eighty pages: "Amendments effective Sept. 1, 1932" inserted. (c.1).

Fortescutus illustratus, or a commentary on that nervous treatise De laudibus legum Angliæ, written by Sir John Fortescue ... VVhich treatise ... hee purposely wrote to consolidate his princely minde in love and approbation of the good lawes of England and of the laudable customs of this his native country. The heroique design of whole excellent judgement and loyal addiction to his Prince, is humbly endeavoured to be revived, admired, and advanced.

Mode of access: Internet.

The country gentleman's architect : in a great variety of new designs, for cottages, farm-houses, country-houses, villas, lodges for park or garden entrances, and ornamental wooden gates, with plans of the offices belonging to each design, distributed with a strict attention to convenience, elegance and economy /

Mode of access: Internet.

BURSTLOGIC : design and analysis of logic circuitry to perform arithmetic on data in the Burst format /

Thesis--Illinois.

National Academy of Design exhibition record, 1826-1860 ...

Prepared by Miss Bartlett Cowdrey. cf. Pref.

Epochs of Chinese & Japanese art, an outline history of East Asiatic design.

"Printed in England."