Non-strict independent and-parallelism

This paper presents and develops a generalized concept of Non-Strict Independent And Parallelism (NSIAP). NSIAP extends the applicability of Independent And- Parallelism (IAP) by enlarging the class of goals which are eligible for parallel execution. At the same time it maintains IAP's ability to run non-deterministic goals in parallel and to preserve the computational complexity expected in the execution of the program by the programmer. First, a parallel execution framework is defined and some fundamental correctness results, in the sense of equivalence of solutions with the sequential model, are discussed for this framework. The issue of efficiency is then considered. Two new definitions of NSI are given for the cases of puré and impure goals respectively and efficiency results are provided for programs parallelized under these definitions which include treatment of the case of goal failure: not only is reduction of execution time guaranteed (modulo run-time overheads) in the absence of failure but it is also shown that in the worst case of failure no speed-down will occur. In addition to applying to NSI, these results carry over and complete previous results shown in the context of IAP which did not deal with the case of goal failure. Finally, some practical examples of the application of the NSIAP concept to the parallelization of a set of programs are presented and performance results, showing the advantage of using NSI, are given.

On-Chip Thermal Monitoring: Design, Placement and Interconnection of Temperature Sensors

La temperatura es una preocupación que juega un papel protagonista en el diseño de circuitos integrados modernos. El importante aumento de las densidades de potencia que conllevan las últimas generaciones tecnológicas ha producido la aparición de gradientes térmicos y puntos calientes durante el funcionamiento normal de los chips. La temperatura tiene un impacto negativo en varios parámetros del circuito integrado como el retardo de las puertas, los gastos de disipación de calor, la fiabilidad, el consumo de energía, etc. Con el fin de luchar contra estos efectos nocivos, la técnicas de gestión dinámica de la temperatura (DTM) adaptan el comportamiento del chip en función en la información que proporciona un sistema de monitorización que mide en tiempo de ejecución la información térmica de la superficie del dado. El campo de la monitorización de la temperatura en el chip ha llamado la atención de la comunidad científica en los últimos años y es el objeto de estudio de esta tesis. Esta tesis aborda la temática de control de la temperatura en el chip desde diferentes perspectivas y niveles, ofreciendo soluciones a algunos de los temas más importantes. Los niveles físico y circuital se cubren con el diseño y la caracterización de dos nuevos sensores de temperatura especialmente diseñados para los propósitos de las técnicas DTM. El primer sensor está basado en un mecanismo que obtiene un pulso de anchura variable dependiente de la relación de las corrientes de fuga con la temperatura. De manera resumida, se carga un nodo del circuito y posteriormente se deja flotando de tal manera que se descarga a través de las corrientes de fugas de un transistor; el tiempo de descarga del nodo es la anchura del pulso. Dado que la anchura del pulso muestra una dependencia exponencial con la temperatura, la conversión a una palabra digital se realiza por medio de un contador logarítmico que realiza tanto la conversión tiempo a digital como la linealización de la salida. La estructura resultante de esta combinación de elementos se implementa en una tecnología de 0,35 _m. El sensor ocupa un área muy reducida, 10.250 nm2, y consume muy poca energía, 1.05-65.5nW a 5 muestras/s, estas cifras superaron todos los trabajos previos en el momento en que se publicó por primera vez y en el momento de la publicación de esta tesis, superan a todas las implementaciones anteriores fabricadas en el mismo nodo tecnológico. En cuanto a la precisión, el sensor ofrece una buena linealidad, incluso sin calibrar; se obtiene un error 3_ de 1,97oC, adecuado para tratar con las aplicaciones de DTM. Como se ha explicado, el sensor es completamente compatible con los procesos de fabricación CMOS, este hecho, junto con sus valores reducidos de área y consumo, lo hacen especialmente adecuado para la integración en un sistema de monitorización de DTM con un conjunto de monitores empotrados distribuidos a través del chip. Las crecientes incertidumbres de proceso asociadas a los últimos nodos tecnológicos comprometen las características de linealidad de nuestra primera propuesta de sensor. Con el objetivo de superar estos problemas, proponemos una nueva técnica para obtener la temperatura. La nueva técnica también está basada en las dependencias térmicas de las corrientes de fuga que se utilizan para descargar un nodo flotante. La novedad es que ahora la medida viene dada por el cociente de dos medidas diferentes, en una de las cuales se altera una característica del transistor de descarga |la tensión de puerta. Este cociente resulta ser muy robusto frente a variaciones de proceso y, además, la linealidad obtenida cumple ampliamente los requisitos impuestos por las políticas DTM |error 3_ de 1,17oC considerando variaciones del proceso y calibrando en dos puntos. La implementación de la parte sensora de esta nueva técnica implica varias consideraciones de diseño, tales como la generación de una referencia de tensión independiente de variaciones de proceso, que se analizan en profundidad en la tesis. Para la conversión tiempo-a-digital, se emplea la misma estructura de digitalización que en el primer sensor. Para la implementación física de la parte de digitalización, se ha construido una biblioteca de células estándar completamente nueva orientada a la reducción de área y consumo. El sensor resultante de la unión de todos los bloques se caracteriza por una energía por muestra ultra baja (48-640 pJ) y un área diminuta de 0,0016 mm2, esta cifra mejora todos los trabajos previos. Para probar esta afirmación, se realiza una comparación exhaustiva con más de 40 propuestas de sensores en la literatura científica. Subiendo el nivel de abstracción al sistema, la tercera contribución se centra en el modelado de un sistema de monitorización que consiste de un conjunto de sensores distribuidos por la superficie del chip. Todos los trabajos anteriores de la literatura tienen como objetivo maximizar la precisión del sistema con el mínimo número de monitores. Como novedad, en nuestra propuesta se introducen nuevos parámetros de calidad aparte del número de sensores, también se considera el consumo de energía, la frecuencia de muestreo, los costes de interconexión y la posibilidad de elegir diferentes tipos de monitores. El modelo se introduce en un algoritmo de recocido simulado que recibe la información térmica de un sistema, sus propiedades físicas, limitaciones de área, potencia e interconexión y una colección de tipos de monitor; el algoritmo proporciona el tipo seleccionado de monitor, el número de monitores, su posición y la velocidad de muestreo _optima. Para probar la validez del algoritmo, se presentan varios casos de estudio para el procesador Alpha 21364 considerando distintas restricciones. En comparación con otros trabajos previos en la literatura, el modelo que aquí se presenta es el más completo. Finalmente, la última contribución se dirige al nivel de red, partiendo de un conjunto de monitores de temperatura de posiciones conocidas, nos concentramos en resolver el problema de la conexión de los sensores de una forma eficiente en área y consumo. Nuestra primera propuesta en este campo es la introducción de un nuevo nivel en la jerarquía de interconexión, el nivel de trillado (o threshing en inglés), entre los monitores y los buses tradicionales de periféricos. En este nuevo nivel se aplica selectividad de datos para reducir la cantidad de información que se envía al controlador central. La idea detrás de este nuevo nivel es que en este tipo de redes la mayoría de los datos es inútil, porque desde el punto de vista del controlador sólo una pequeña cantidad de datos |normalmente sólo los valores extremos| es de interés. Para cubrir el nuevo nivel, proponemos una red de monitorización mono-conexión que se basa en un esquema de señalización en el dominio de tiempo. Este esquema reduce significativamente tanto la actividad de conmutación sobre la conexión como el consumo de energía de la red. Otra ventaja de este esquema es que los datos de los monitores llegan directamente ordenados al controlador. Si este tipo de señalización se aplica a sensores que realizan conversión tiempo-a-digital, se puede obtener compartición de recursos de digitalización tanto en tiempo como en espacio, lo que supone un importante ahorro de área y consumo. Finalmente, se presentan dos prototipos de sistemas de monitorización completos que de manera significativa superan la características de trabajos anteriores en términos de área y, especialmente, consumo de energía. Abstract Temperature is a first class design concern in modern integrated circuits. The important increase in power densities associated to recent technology evolutions has lead to the apparition of thermal gradients and hot spots during run time operation. Temperature impacts several circuit parameters such as speed, cooling budgets, reliability, power consumption, etc. In order to fight against these negative effects, dynamic thermal management (DTM) techniques adapt the behavior of the chip relying on the information of a monitoring system that provides run-time thermal information of the die surface. The field of on-chip temperature monitoring has drawn the attention of the scientific community in the recent years and is the object of study of this thesis. This thesis approaches the matter of on-chip temperature monitoring from different perspectives and levels, providing solutions to some of the most important issues. The physical and circuital levels are covered with the design and characterization of two novel temperature sensors specially tailored for DTM purposes. The first sensor is based upon a mechanism that obtains a pulse with a varying width based on the variations of the leakage currents on the temperature. In a nutshell, a circuit node is charged and subsequently left floating so that it discharges away through the subthreshold currents of a transistor; the time the node takes to discharge is the width of the pulse. Since the width of the pulse displays an exponential dependence on the temperature, the conversion into a digital word is realized by means of a logarithmic counter that performs both the timeto- digital conversion and the linearization of the output. The structure resulting from this combination of elements is implemented in a 0.35_m technology and is characterized by very reduced area, 10250 nm2, and power consumption, 1.05-65.5 nW at 5 samples/s, these figures outperformed all previous works by the time it was first published and still, by the time of the publication of this thesis, they outnumber all previous implementations in the same technology node. Concerning the accuracy, the sensor exhibits good linearity, even without calibration it displays a 3_ error of 1.97oC, appropriate to deal with DTM applications. As explained, the sensor is completely compatible with standard CMOS processes, this fact, along with its tiny area and power overhead, makes it specially suitable for the integration in a DTM monitoring system with a collection of on-chip monitors distributed across the chip. The exacerbated process fluctuations carried along with recent technology nodes jeop-ardize the linearity characteristics of the first sensor. In order to overcome these problems, a new temperature inferring technique is proposed. In this case, we also rely on the thermal dependencies of leakage currents that are used to discharge a floating node, but now, the result comes from the ratio of two different measures, in one of which we alter a characteristic of the discharging transistor |the gate voltage. This ratio proves to be very robust against process variations and displays a more than suficient linearity on the temperature |1.17oC 3_ error considering process variations and performing two-point calibration. The implementation of the sensing part based on this new technique implies several issues, such as the generation of process variations independent voltage reference, that are analyzed in depth in the thesis. In order to perform the time-to-digital conversion, we employ the same digitization structure the former sensor used. A completely new standard cell library targeting low area and power overhead is built from scratch to implement the digitization part. Putting all the pieces together, we achieve a complete sensor system that is characterized by ultra low energy per conversion of 48-640pJ and area of 0.0016mm2, this figure outperforms all previous works. To prove this statement, we perform a thorough comparison with over 40 works from the scientific literature. Moving up to the system level, the third contribution is centered on the modeling of a monitoring system consisting of set of thermal sensors distributed across the chip. All previous works from the literature target maximizing the accuracy of the system with the minimum number of monitors. In contrast, we introduce new metrics of quality apart form just the number of sensors; we consider the power consumption, the sampling frequency, the possibility to consider different types of monitors and the interconnection costs. The model is introduced in a simulated annealing algorithm that receives the thermal information of a system, its physical properties, area, power and interconnection constraints and a collection of monitor types; the algorithm yields the selected type of monitor, the number of monitors, their position and the optimum sampling rate. We test the algorithm with the Alpha 21364 processor under several constraint configurations to prove its validity. When compared to other previous works in the literature, the modeling presented here is the most complete. Finally, the last contribution targets the networking level, given an allocated set of temperature monitors, we focused on solving the problem of connecting them in an efficient way from the area and power perspectives. Our first proposal in this area is the introduction of a new interconnection hierarchy level, the threshing level, in between the monitors and the traditional peripheral buses that applies data selectivity to reduce the amount of information that is sent to the central controller. The idea behind this new level is that in this kind of networks most data are useless because from the controller viewpoint just a small amount of data |normally extreme values| is of interest. To cover the new interconnection level, we propose a single-wire monitoring network based on a time-domain signaling scheme that significantly reduces both the switching activity over the wire and the power consumption of the network. This scheme codes the information in the time domain and allows a straightforward obtention of an ordered list of values from the maximum to the minimum. If the scheme is applied to monitors that employ TDC, digitization resource sharing is achieved, producing an important saving in area and power consumption. Two prototypes of complete monitoring systems are presented, they significantly overcome previous works in terms of area and, specially, power consumption.

Choked flow in water/CO2 solutions on air-independent propulsion systems

We develop a simplified model of choked flow in pipes for CO2-water solutions as an important step in the modelling of a whole hydraulic system with the intention of eliminating the carbon dioxide generated in air-independent submarine propulsion. The model is based on an approximate fitting of the homogeneous isentropic solution upstream of a valve (or any other area restriction), for given fluid conditions at the entrance. The relative maximum choking back-pressure is computed as a function of area restriction ratio. Although the procedure is generic for gas solutions, numeric values for the non-dimensional parameters in the analysis are developed only for choking in the case of carbon dioxide solutions up to the pure-water limit.

Integración de la calidad del aire en la planificación física

En esta tesis se presenta una nueva aproximación para la realización de mapas de calidad del aire, con objeto de que esta variable del medio físico pueda ser tenida en cuenta en los procesos de planificación física o territorial. La calidad del aire no se considera normalmente en estos procesos debido a su composición y a la complejidad de su comportamiento, así como a la dificultad de contar con información fiable y contrastada. Además, la variabilidad espacial y temporal de las medidas de calidad del aire hace que sea difícil su consideración territorial y exige la georeferenciación de la información. Ello implica la predicción de medidas para lugares del territorio donde no existen datos. Esta tesis desarrolla un modelo geoestadístico para la predicción de valores de calidad del aire en un territorio. El modelo propuesto se basa en la interpolación de las medidas de concentración de contaminantes registradas en las estaciones de monitorización, mediante kriging ordinario, previa homogeneización de estos datos para eliminar su carácter local. Con el proceso de eliminación del carácter local, desaparecen las tendencias de las series muestrales de datos debidas a las variaciones temporales y espaciales de la calidad del aire. La transformación de los valores de calidad del aire en cantidades independientes del lugar de muestreo, se realiza a través de parámetros de uso del suelo y de otras variables características de la escala local. Como resultado, se obtienen unos datos de entrada espacialmente homogéneos, que es un requisito fundamental para la utilización de cualquier algoritmo de interpolación, en concreto, del kriging ordinario. Después de la interpolación, se aplica una retransformación de los datos para devolver el carácter local al mapa final. Para el desarrollo del modelo, se ha elegido como área de estudio la Comunidad de Madrid, por la disponibilidad de datos reales. Estos datos, valores de calidad del aire y variables territoriales, se utilizan en dos momentos. Un momento inicial, donde se optimiza la selección de los parámetros más adecuados para la eliminación del carácter local de las medidas y se desarrolla cada una de las etapas del modelo. Y un segundo momento, en el que se aplica en su totalidad el modelo desarrollado y se contrasta su eficacia predictiva. El modelo se aplica para la estimación de los valores medios y máximos de NO2 del territorio de estudio. Con la implementación del modelo propuesto se acomete la territorialización de los datos de calidad del aire con la reducción de tres factores clave para su efectiva integración en la planificación territorial o en el proceso de toma de decisiones asociado: incertidumbre, tiempo empleado para generar la predicción y recursos (datos y costes) asociados. El modelo permite obtener una predicción de valores del contaminante objeto de análisis en unas horas, frente a los periodos de modelización o análisis requeridos por otras metodologías. Los recursos necesarios son mínimos, únicamente contar con los datos de las estaciones de monitorización del territorio que, normalmente, están disponibles en las páginas web viii institucionales de los organismos gestores de las redes de medida de la calidad del aire. Por lo que respecta a las incertidumbres de la predicción, puede decirse que los resultados del modelo propuesto en esta tesis son estadísticamente muy correctos y que los errores medios son, en general, similares o menores que los encontrados con la aplicación de las metodologías existentes. ABSTRACT This thesis presents a new approach for mapping air quality, so that this variable of physical environment can be taken into account in physical or territorial planning. Ambient air quality is not normally considered in territorial planning mainly due to the complexity of its composition and behavior and the difficulty of counting with reliable and contrasted information. In addition, the wide spatial and temporal variability of the measurements of air quality makes his territorial consideration difficult and requires georeferenced information. This involves predicting measurements in the places of the territory where there are no data. This thesis develops a geostatistical model for predicting air quality values in a territory. The proposed model is based on the interpolation of measurements of pollutants from the monitoring stations, using ordinary kriging, after a detrending or removal of the local character of sampling values process. With the detrending process, the local character of the time series of sampling data, due to temporal and spatial variations of air quality, is removed. The transformation of the air quality values into site-independent quantities is performed using land use parameters and other characteristic parameters of local scale. This detrending of the monitoring data process results in a spatial homogeneous input set which is a prerequisite for a correct use of any interpolation algorithm, particularly, ordinary kriging. After the interpolation step, a retrending or retransformation is applied in order to incorporate the local character in the final map at places where no monitoring data is available. For the development of this model, the Community of Madrid is chosen as study area, because of the availability of actual data. These data, air quality values and local parameters, are used in two moments. A starting point, to optimize the selection of the most suitable indicators for the detrending process and to develop each one of the model stages. And a second moment, to fully implement the developed model and to evaluate its predictive power. The model is applied to estimate the average and maximum values of NO2 in the study territory. With the implementation of the proposed model, the territorialization of air quality data is undertaken with the reduction in three key factors for the effective integration of this parameter in territorial planning or in the associated decision making process: uncertainty, time taken to generate the prediction and associated resources (data and costs). This model allows the prediction of pollutant values in hours, compared to the implementation time periods required for other modeling or analysis methodologies. The required resources are also minimal, only having data from monitoring stations in the territory, that are normally available on institutional websites of the authorities responsible for air quality networks control and management. With regard to the prediction uncertainties, it can be concluded that the results of the proposed model are statistically very accurate and the mean errors are generally similar to or lower than those found with the application of existing methodologies.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

A Semi-Lagrangian Particle Level Set Finite Element Method for Interface Problems

We present a quasi-monotone semi-Lagrangian particle level set (QMSL-PLS) method for moving interfaces. The QMSL method is a blend of first order monotone and second order semi-Lagrangian methods. The QMSL-PLS method is easy to implement, efficient, and well adapted for unstructured, either simplicial or hexahedral, meshes. We prove that it is unconditionally stable in the maximum discrete norm, � · �h,∞, and the error analysis shows that when the level set solution u(t) is in the Sobolev space Wr+1,∞(D), r ≥ 0, the convergence in the maximum norm is of the form (KT/Δt)min(1,Δt � v �h,∞ /h)((1 − α)hp + hq), p = min(2, r + 1), and q = min(3, r + 1),where v is a velocity. This means that at high CFL numbers, that is, when Δt > h, the error is O( (1−α)hp+hq) Δt ), whereas at CFL numbers less than 1, the error is O((1 − α)hp−1 + hq−1)). We have tested our method with satisfactory results in benchmark problems such as the Zalesak’s slotted disk, the single vortex flow, and the rising bubble.

Adaptation Strategies to Climate Change for summer crops on Andalusia: evaluation for extreme maximum temperatures

Evaluate a set of agricultural adaptation strategies to cope with climate change impacts, with focus on the consequences of extreme events on the adaptations proposed in the semi-arid environment of Andalusia (Southern Spain).

Application of Independent Components Analysis with the JADE algorithm and NIR hyperspectral imaging for revealing food adulteration

In recent years, Independent Components Analysis (ICA) has proven itself to be a powerful signal-processing technique for solving the Blind-Source Separation (BSS) problems in different scientific domains. In the present work, an application of ICA for processing NIR hyperspectral images to detect traces of peanut in wheat flour is presented. Processing was performed without a priori knowledge of the chemical composition of the two food materials. The aim was to extract the source signals of the different chemical components from the initial data set and to use them in order to determine the distribution of peanut traces in the hyperspectral images. To determine the optimal number of independent component to be extracted, the Random ICA by blocks method was used. This method is based on the repeated calculation of several models using an increasing number of independent components after randomly segmenting the matrix data into two blocks and then calculating the correlations between the signals extracted from the two blocks. The extracted ICA signals were interpreted and their ability to classify peanut and wheat flour was studied. Finally, all the extracted ICs were used to construct a single synthetic signal that could be used directly with the hyperspectral images to enhance the contrast between the peanut and the wheat flours in a real multi-use industrial environment. Furthermore, feature extraction methods (connected components labelling algorithm followed by flood fill method to extract object contours) were applied in order to target the spatial location of the presence of peanut traces. A good visualization of the distributions of peanut traces was thus obtained

Parametric and structural self-adaptation of embedded systems using evolvable hardware

Los sistemas empotrados han sido concebidos tradicionalmente como sistemas de procesamiento específicos que realizan una tarea fija durante toda su vida útil. Para cumplir con requisitos estrictos de coste, tamaño y peso, el equipo de diseño debe optimizar su funcionamiento para condiciones muy específicas. Sin embargo, la demanda de mayor versatilidad, un funcionamiento más inteligente y, en definitiva, una mayor capacidad de procesamiento comenzaron a chocar con estas limitaciones, agravado por la incertidumbre asociada a entornos de operación cada vez más dinámicos donde comenzaban a ser desplegados progresivamente. Esto trajo como resultado una necesidad creciente de que los sistemas pudieran responder por si solos a eventos inesperados en tiempo diseño tales como: cambios en las características de los datos de entrada y el entorno del sistema en general; cambios en la propia plataforma de cómputo, por ejemplo debido a fallos o defectos de fabricación; y cambios en las propias especificaciones funcionales causados por unos objetivos del sistema dinámicos y cambiantes. Como consecuencia, la complejidad del sistema aumenta, pero a cambio se habilita progresivamente una capacidad de adaptación autónoma sin intervención humana a lo largo de la vida útil, permitiendo que tomen sus propias decisiones en tiempo de ejecución. Éstos sistemas se conocen, en general, como sistemas auto-adaptativos y tienen, entre otras características, las de auto-configuración, auto-optimización y auto-reparación. Típicamente, la parte soft de un sistema es mayoritariamente la única utilizada para proporcionar algunas capacidades de adaptación a un sistema. Sin embargo, la proporción rendimiento/potencia en dispositivos software como microprocesadores en muchas ocasiones no es adecuada para sistemas empotrados. En este escenario, el aumento resultante en la complejidad de las aplicaciones está siendo abordado parcialmente mediante un aumento en la complejidad de los dispositivos en forma de multi/many-cores; pero desafortunadamente, esto hace que el consumo de potencia también aumente. Además, la mejora en metodologías de diseño no ha sido acorde como para poder utilizar toda la capacidad de cómputo disponible proporcionada por los núcleos. Por todo ello, no se están satisfaciendo adecuadamente las demandas de cómputo que imponen las nuevas aplicaciones. La solución tradicional para mejorar la proporción rendimiento/potencia ha sido el cambio a unas especificaciones hardware, principalmente usando ASICs. Sin embargo, los costes de un ASIC son altamente prohibitivos excepto en algunos casos de producción en masa y además la naturaleza estática de su estructura complica la solución a las necesidades de adaptación. Los avances en tecnologías de fabricación han hecho que la FPGA, una vez lenta y pequeña, usada como glue logic en sistemas mayores, haya crecido hasta convertirse en un dispositivo de cómputo reconfigurable de gran potencia, con una cantidad enorme de recursos lógicos computacionales y cores hardware empotrados de procesamiento de señal y de propósito general. Sus capacidades de reconfiguración han permitido combinar la flexibilidad propia del software con el rendimiento del procesamiento en hardware, lo que tiene la potencialidad de provocar un cambio de paradigma en arquitectura de computadores, pues el hardware no puede ya ser considerado más como estático. El motivo es que como en el caso de las FPGAs basadas en tecnología SRAM, la reconfiguración parcial dinámica (DPR, Dynamic Partial Reconfiguration) es posible. Esto significa que se puede modificar (reconfigurar) un subconjunto de los recursos computacionales en tiempo de ejecución mientras el resto permanecen activos. Además, este proceso de reconfiguración puede ser ejecutado internamente por el propio dispositivo. El avance tecnológico en dispositivos hardware reconfigurables se encuentra recogido bajo el campo conocido como Computación Reconfigurable (RC, Reconfigurable Computing). Uno de los campos de aplicación más exóticos y menos convencionales que ha posibilitado la computación reconfigurable es el conocido como Hardware Evolutivo (EHW, Evolvable Hardware), en el cual se encuentra enmarcada esta tesis. La idea principal del concepto consiste en convertir hardware que es adaptable a través de reconfiguración en una entidad evolutiva sujeta a las fuerzas de un proceso evolutivo inspirado en el de las especies biológicas naturales, que guía la dirección del cambio. Es una aplicación más del campo de la Computación Evolutiva (EC, Evolutionary Computation), que comprende una serie de algoritmos de optimización global conocidos como Algoritmos Evolutivos (EA, Evolutionary Algorithms), y que son considerados como algoritmos universales de resolución de problemas. En analogía al proceso biológico de la evolución, en el hardware evolutivo el sujeto de la evolución es una población de circuitos que intenta adaptarse a su entorno mediante una adecuación progresiva generación tras generación. Los individuos pasan a ser configuraciones de circuitos en forma de bitstreams caracterizados por descripciones de circuitos reconfigurables. Seleccionando aquellos que se comportan mejor, es decir, que tienen una mejor adecuación (o fitness) después de ser evaluados, y usándolos como padres de la siguiente generación, el algoritmo evolutivo crea una nueva población hija usando operadores genéticos como la mutación y la recombinación. Según se van sucediendo generaciones, se espera que la población en conjunto se aproxime a la solución óptima al problema de encontrar una configuración del circuito adecuada que satisfaga las especificaciones. El estado de la tecnología de reconfiguración después de que la familia de FPGAs XC6200 de Xilinx fuera retirada y reemplazada por las familias Virtex a finales de los 90, supuso un gran obstáculo para el avance en hardware evolutivo; formatos de bitstream cerrados (no conocidos públicamente); dependencia de herramientas del fabricante con soporte limitado de DPR; una velocidad de reconfiguración lenta; y el hecho de que modificaciones aleatorias del bitstream pudieran resultar peligrosas para la integridad del dispositivo, son algunas de estas razones. Sin embargo, una propuesta a principios de los años 2000 permitió mantener la investigación en el campo mientras la tecnología de DPR continuaba madurando, el Circuito Virtual Reconfigurable (VRC, Virtual Reconfigurable Circuit). En esencia, un VRC en una FPGA es una capa virtual que actúa como un circuito reconfigurable de aplicación específica sobre la estructura nativa de la FPGA que reduce la complejidad del proceso reconfiguración y aumenta su velocidad (comparada con la reconfiguración nativa). Es un array de nodos computacionales especificados usando descripciones HDL estándar que define recursos reconfigurables ad-hoc: multiplexores de rutado y un conjunto de elementos de procesamiento configurables, cada uno de los cuales tiene implementadas todas las funciones requeridas, que pueden seleccionarse a través de multiplexores tal y como ocurre en una ALU de un microprocesador. Un registro grande actúa como memoria de configuración, por lo que la reconfiguración del VRC es muy rápida ya que tan sólo implica la escritura de este registro, el cual controla las señales de selección del conjunto de multiplexores. Sin embargo, esta capa virtual provoca: un incremento de área debido a la implementación simultánea de cada función en cada nodo del array más los multiplexores y un aumento del retardo debido a los multiplexores, reduciendo la frecuencia de funcionamiento máxima. La naturaleza del hardware evolutivo, capaz de optimizar su propio comportamiento computacional, le convierten en un buen candidato para avanzar en la investigación sobre sistemas auto-adaptativos. Combinar un sustrato de cómputo auto-reconfigurable capaz de ser modificado dinámicamente en tiempo de ejecución con un algoritmo empotrado que proporcione una dirección de cambio, puede ayudar a satisfacer los requisitos de adaptación autónoma de sistemas empotrados basados en FPGA. La propuesta principal de esta tesis está por tanto dirigida a contribuir a la auto-adaptación del hardware de procesamiento de sistemas empotrados basados en FPGA mediante hardware evolutivo. Esto se ha abordado considerando que el comportamiento computacional de un sistema puede ser modificado cambiando cualquiera de sus dos partes constitutivas: una estructura hard subyacente y un conjunto de parámetros soft. De esta distinción, se derivan dos lineas de trabajo. Por un lado, auto-adaptación paramétrica, y por otro auto-adaptación estructural. El objetivo perseguido en el caso de la auto-adaptación paramétrica es la implementación de técnicas de optimización evolutiva complejas en sistemas empotrados con recursos limitados para la adaptación paramétrica online de circuitos de procesamiento de señal. La aplicación seleccionada como prueba de concepto es la optimización para tipos muy específicos de imágenes de los coeficientes de los filtros de transformadas wavelet discretas (DWT, DiscreteWavelet Transform), orientada a la compresión de imágenes. Por tanto, el objetivo requerido de la evolución es una compresión adaptativa y más eficiente comparada con los procedimientos estándar. El principal reto radica en reducir la necesidad de recursos de supercomputación para el proceso de optimización propuesto en trabajos previos, de modo que se adecúe para la ejecución en sistemas empotrados. En cuanto a la auto-adaptación estructural, el objetivo de la tesis es la implementación de circuitos auto-adaptativos en sistemas evolutivos basados en FPGA mediante un uso eficiente de sus capacidades de reconfiguración nativas. En este caso, la prueba de concepto es la evolución de tareas de procesamiento de imagen tales como el filtrado de tipos desconocidos y cambiantes de ruido y la detección de bordes en la imagen. En general, el objetivo es la evolución en tiempo de ejecución de tareas de procesamiento de imagen desconocidas en tiempo de diseño (dentro de un cierto grado de complejidad). En este caso, el objetivo de la propuesta es la incorporación de DPR en EHW para evolucionar la arquitectura de un array sistólico adaptable mediante reconfiguración cuya capacidad de evolución no había sido estudiada previamente. Para conseguir los dos objetivos mencionados, esta tesis propone originalmente una plataforma evolutiva que integra un motor de adaptación (AE, Adaptation Engine), un motor de reconfiguración (RE, Reconfiguration Engine) y un motor computacional (CE, Computing Engine) adaptable. El el caso de adaptación paramétrica, la plataforma propuesta está caracterizada por: • un CE caracterizado por un núcleo de procesamiento hardware de DWT adaptable mediante registros reconfigurables que contienen los coeficientes de los filtros wavelet • un algoritmo evolutivo como AE que busca filtros wavelet candidatos a través de un proceso de optimización paramétrica desarrollado específicamente para sistemas caracterizados por recursos de procesamiento limitados • un nuevo operador de mutación simplificado para el algoritmo evolutivo utilizado, que junto con un mecanismo de evaluación rápida de filtros wavelet candidatos derivado de la literatura actual, asegura la viabilidad de la búsqueda evolutiva asociada a la adaptación de wavelets. En el caso de adaptación estructural, la plataforma propuesta toma la forma de: • un CE basado en una plantilla de array sistólico reconfigurable de 2 dimensiones compuesto de nodos de procesamiento reconfigurables • un algoritmo evolutivo como AE que busca configuraciones candidatas del array usando un conjunto de funcionalidades de procesamiento para los nodos disponible en una biblioteca accesible en tiempo de ejecución • un RE hardware que explota la capacidad de reconfiguración nativa de las FPGAs haciendo un uso eficiente de los recursos reconfigurables del dispositivo para cambiar el comportamiento del CE en tiempo de ejecución • una biblioteca de elementos de procesamiento reconfigurables caracterizada por bitstreams parciales independientes de la posición, usados como el conjunto de configuraciones disponibles para los nodos de procesamiento del array Las contribuciones principales de esta tesis se pueden resumir en la siguiente lista: • Una plataforma evolutiva basada en FPGA para la auto-adaptación paramétrica y estructural de sistemas empotrados compuesta por un motor computacional (CE), un motor de adaptación (AE) evolutivo y un motor de reconfiguración (RE). Esta plataforma se ha desarrollado y particularizado para los casos de auto-adaptación paramétrica y estructural. • En cuanto a la auto-adaptación paramétrica, las contribuciones principales son: – Un motor computacional adaptable mediante registros que permite la adaptación paramétrica de los coeficientes de una implementación hardware adaptativa de un núcleo de DWT. – Un motor de adaptación basado en un algoritmo evolutivo desarrollado específicamente para optimización numérica, aplicada a los coeficientes de filtros wavelet en sistemas empotrados con recursos limitados. – Un núcleo IP de DWT auto-adaptativo en tiempo de ejecución para sistemas empotrados que permite la optimización online del rendimiento de la transformada para compresión de imágenes en entornos específicos de despliegue, caracterizados por tipos diferentes de señal de entrada. – Un modelo software y una implementación hardware de una herramienta para la construcción evolutiva automática de transformadas wavelet específicas. • Por último, en cuanto a la auto-adaptación estructural, las contribuciones principales son: – Un motor computacional adaptable mediante reconfiguración nativa de FPGAs caracterizado por una plantilla de array sistólico en dos dimensiones de nodos de procesamiento reconfigurables. Es posible mapear diferentes tareas de cómputo en el array usando una biblioteca de elementos sencillos de procesamiento reconfigurables. – Definición de una biblioteca de elementos de procesamiento apropiada para la síntesis autónoma en tiempo de ejecución de diferentes tareas de procesamiento de imagen. – Incorporación eficiente de la reconfiguración parcial dinámica (DPR) en sistemas de hardware evolutivo, superando los principales inconvenientes de propuestas previas como los circuitos reconfigurables virtuales (VRCs). En este trabajo también se comparan originalmente los detalles de implementación de ambas propuestas. – Una plataforma tolerante a fallos, auto-curativa, que permite la recuperación funcional online en entornos peligrosos. La plataforma ha sido caracterizada desde una perspectiva de tolerancia a fallos: se proponen modelos de fallo a nivel de CLB y de elemento de procesamiento, y usando el motor de reconfiguración, se hace un análisis sistemático de fallos para un fallo en cada elemento de procesamiento y para dos fallos acumulados. – Una plataforma con calidad de filtrado dinámica que permite la adaptación online a tipos de ruido diferentes y diferentes comportamientos computacionales teniendo en cuenta los recursos de procesamiento disponibles. Por un lado, se evolucionan filtros con comportamientos no destructivos, que permiten esquemas de filtrado en cascada escalables; y por otro, también se evolucionan filtros escalables teniendo en cuenta requisitos computacionales de filtrado cambiantes dinámicamente. Este documento está organizado en cuatro partes y nueve capítulos. La primera parte contiene el capítulo 1, una introducción y motivación sobre este trabajo de tesis. A continuación, el marco de referencia en el que se enmarca esta tesis se analiza en la segunda parte: el capítulo 2 contiene una introducción a los conceptos de auto-adaptación y computación autonómica (autonomic computing) como un campo de investigación más general que el muy específico de este trabajo; el capítulo 3 introduce la computación evolutiva como la técnica para dirigir la adaptación; el capítulo 4 analiza las plataformas de computación reconfigurables como la tecnología para albergar hardware auto-adaptativo; y finalmente, el capítulo 5 define, clasifica y hace un sondeo del campo del hardware evolutivo. Seguidamente, la tercera parte de este trabajo contiene la propuesta, desarrollo y resultados obtenidos: mientras que el capítulo 6 contiene una declaración de los objetivos de la tesis y la descripción de la propuesta en su conjunto, los capítulos 7 y 8 abordan la auto-adaptación paramétrica y estructural, respectivamente. Finalmente, el capítulo 9 de la parte 4 concluye el trabajo y describe caminos de investigación futuros. ABSTRACT Embedded systems have traditionally been conceived to be specific-purpose computers with one, fixed computational task for their whole lifetime. Stringent requirements in terms of cost, size and weight forced designers to highly optimise their operation for very specific conditions. However, demands for versatility, more intelligent behaviour and, in summary, an increased computing capability began to clash with these limitations, intensified by the uncertainty associated to the more dynamic operating environments where they were progressively being deployed. This brought as a result an increasing need for systems to respond by themselves to unexpected events at design time, such as: changes in input data characteristics and system environment in general; changes in the computing platform itself, e.g., due to faults and fabrication defects; and changes in functional specifications caused by dynamically changing system objectives. As a consequence, systems complexity is increasing, but in turn, autonomous lifetime adaptation without human intervention is being progressively enabled, allowing them to take their own decisions at run-time. This type of systems is known, in general, as selfadaptive, and are able, among others, of self-configuration, self-optimisation and self-repair. Traditionally, the soft part of a system has mostly been so far the only place to provide systems with some degree of adaptation capabilities. However, the performance to power ratios of software driven devices like microprocessors are not adequate for embedded systems in many situations. In this scenario, the resulting rise in applications complexity is being partly addressed by rising devices complexity in the form of multi and many core devices; but sadly, this keeps on increasing power consumption. Besides, design methodologies have not been improved accordingly to completely leverage the available computational power from all these cores. Altogether, these factors make that the computing demands new applications pose are not being wholly satisfied. The traditional solution to improve performance to power ratios has been the switch to hardware driven specifications, mainly using ASICs. However, their costs are highly prohibitive except for some mass production cases and besidesthe static nature of its structure complicates the solution to the adaptation needs. The advancements in fabrication technologies have made that the once slow, small FPGA used as glue logic in bigger systems, had grown to be a very powerful, reconfigurable computing device with a vast amount of computational logic resources and embedded, hardened signal and general purpose processing cores. Its reconfiguration capabilities have enabled software-like flexibility to be combined with hardware-like computing performance, which has the potential to cause a paradigm shift in computer architecture since hardware cannot be considered as static anymore. This is so, since, as is the case with SRAMbased FPGAs, Dynamic Partial Reconfiguration (DPR) is possible. This means that subsets of the FPGA computational resources can now be changed (reconfigured) at run-time while the rest remains active. Besides, this reconfiguration process can be triggered internally by the device itself. This technological boost in reconfigurable hardware devices is actually covered under the field known as Reconfigurable Computing. One of the most exotic fields of application that Reconfigurable Computing has enabled is the known as Evolvable Hardware (EHW), in which this dissertation is framed. The main idea behind the concept is turning hardware that is adaptable through reconfiguration into an evolvable entity subject to the forces of an evolutionary process, inspired by that of natural, biological species, that guides the direction of change. It is yet another application of the field of Evolutionary Computation (EC), which comprises a set of global optimisation algorithms known as Evolutionary Algorithms (EAs), considered as universal problem solvers. In analogy to the biological process of evolution, in EHW the subject of evolution is a population of circuits that tries to get adapted to its surrounding environment by progressively getting better fitted to it generation after generation. Individuals become circuit configurations representing bitstreams that feature reconfigurable circuit descriptions. By selecting those that behave better, i.e., with a higher fitness value after being evaluated, and using them as parents of the following generation, the EA creates a new offspring population by using so called genetic operators like mutation and recombination. As generations succeed one another, the whole population is expected to approach to the optimum solution to the problem of finding an adequate circuit configuration that fulfils system objectives. The state of reconfiguration technology after Xilinx XC6200 FPGA family was discontinued and replaced by Virtex families in the late 90s, was a major obstacle for advancements in EHW; closed (non publicly known) bitstream formats; dependence on manufacturer tools with highly limiting support of DPR; slow speed of reconfiguration; and random bitstream modifications being potentially hazardous for device integrity, are some of these reasons. However, a proposal in the first 2000s allowed to keep investigating in this field while DPR technology kept maturing, the Virtual Reconfigurable Circuit (VRC). In essence, a VRC in an FPGA is a virtual layer acting as an application specific reconfigurable circuit on top of an FPGA fabric that reduces the complexity of the reconfiguration process and increases its speed (compared to native reconfiguration). It is an array of computational nodes specified using standard HDL descriptions that define ad-hoc reconfigurable resources; routing multiplexers and a set of configurable processing elements, each one containing all the required functions, which are selectable through functionality multiplexers as in microprocessor ALUs. A large register acts as configuration memory, so VRC reconfiguration is very fast given it only involves writing this register, which drives the selection signals of the set of multiplexers. However, large overheads are introduced by this virtual layer; an area overhead due to the simultaneous implementation of every function in every node of the array plus the multiplexers, and a delay overhead due to the multiplexers, which also reduces maximum frequency of operation. The very nature of Evolvable Hardware, able to optimise its own computational behaviour, makes it a good candidate to advance research in self-adaptive systems. Combining a selfreconfigurable computing substrate able to be dynamically changed at run-time with an embedded algorithm that provides a direction for change, can help fulfilling requirements for autonomous lifetime adaptation of FPGA-based embedded systems. The main proposal of this thesis is hence directed to contribute to autonomous self-adaptation of the underlying computational hardware of FPGA-based embedded systems by means of Evolvable Hardware. This is tackled by considering that the computational behaviour of a system can be modified by changing any of its two constituent parts: an underlying hard structure and a set of soft parameters. Two main lines of work derive from this distinction. On one side, parametric self-adaptation and, on the other side, structural self-adaptation. The goal pursued in the case of parametric self-adaptation is the implementation of complex evolutionary optimisation techniques in resource constrained embedded systems for online parameter adaptation of signal processing circuits. The application selected as proof of concept is the optimisation of Discrete Wavelet Transforms (DWT) filters coefficients for very specific types of images, oriented to image compression. Hence, adaptive and improved compression efficiency, as compared to standard techniques, is the required goal of evolution. The main quest lies in reducing the supercomputing resources reported in previous works for the optimisation process in order to make it suitable for embedded systems. Regarding structural self-adaptation, the thesis goal is the implementation of self-adaptive circuits in FPGA-based evolvable systems through an efficient use of native reconfiguration capabilities. In this case, evolution of image processing tasks such as filtering of unknown and changing types of noise and edge detection are the selected proofs of concept. In general, evolving unknown image processing behaviours (within a certain complexity range) at design time is the required goal. In this case, the mission of the proposal is the incorporation of DPR in EHW to evolve a systolic array architecture adaptable through reconfiguration whose evolvability had not been previously checked. In order to achieve the two stated goals, this thesis originally proposes an evolvable platform that integrates an Adaptation Engine (AE), a Reconfiguration Engine (RE) and an adaptable Computing Engine (CE). In the case of parametric adaptation, the proposed platform is characterised by: • a CE featuring a DWT hardware processing core adaptable through reconfigurable registers that holds wavelet filters coefficients • an evolutionary algorithm as AE that searches for candidate wavelet filters through a parametric optimisation process specifically developed for systems featured by scarce computing resources • a new, simplified mutation operator for the selected EA, that together with a fast evaluation mechanism of candidate wavelet filters derived from existing literature, assures the feasibility of the evolutionary search involved in wavelets adaptation In the case of structural adaptation, the platform proposal takes the form of: • a CE based on a reconfigurable 2D systolic array template composed of reconfigurable processing nodes • an evolutionary algorithm as AE that searches for candidate configurations of the array using a set of computational functionalities for the nodes available in a run time accessible library • a hardware RE that exploits native DPR capabilities of FPGAs and makes an efficient use of the available reconfigurable resources of the device to change the behaviour of the CE at run time • a library of reconfigurable processing elements featured by position-independent partial bitstreams used as the set of available configurations for the processing nodes of the array Main contributions of this thesis can be summarised in the following list. • An FPGA-based evolvable platform for parametric and structural self-adaptation of embedded systems composed of a Computing Engine, an evolutionary Adaptation Engine and a Reconfiguration Engine. This platform is further developed and tailored for both parametric and structural self-adaptation. • Regarding parametric self-adaptation, main contributions are: – A CE adaptable through reconfigurable registers that enables parametric adaptation of the coefficients of an adaptive hardware implementation of a DWT core. – An AE based on an Evolutionary Algorithm specifically developed for numerical optimisation applied to wavelet filter coefficients in resource constrained embedded systems. – A run-time self-adaptive DWT IP core for embedded systems that allows for online optimisation of transform performance for image compression for specific deployment environments characterised by different types of input signals. – A software model and hardware implementation of a tool for the automatic, evolutionary construction of custom wavelet transforms. • Lastly, regarding structural self-adaptation, main contributions are: – A CE adaptable through native FPGA fabric reconfiguration featured by a two dimensional systolic array template of reconfigurable processing nodes. Different processing behaviours can be automatically mapped in the array by using a library of simple reconfigurable processing elements. – Definition of a library of such processing elements suited for autonomous runtime synthesis of different image processing tasks. – Efficient incorporation of DPR in EHW systems, overcoming main drawbacks from the previous approach of virtual reconfigurable circuits. Implementation details for both approaches are also originally compared in this work. – A fault tolerant, self-healing platform that enables online functional recovery in hazardous environments. The platform has been characterised from a fault tolerance perspective: fault models at FPGA CLB level and processing elements level are proposed, and using the RE, a systematic fault analysis for one fault in every processing element and for two accumulated faults is done. – A dynamic filtering quality platform that permits on-line adaptation to different types of noise and different computing behaviours considering the available computing resources. On one side, non-destructive filters are evolved, enabling scalable cascaded filtering schemes; and on the other, size-scalable filters are also evolved considering dynamically changing computational filtering requirements. This dissertation is organized in four parts and nine chapters. First part contains chapter 1, the introduction to and motivation of this PhD work. Following, the reference framework in which this dissertation is framed is analysed in the second part: chapter 2 features an introduction to the notions of self-adaptation and autonomic computing as a more general research field to the very specific one of this work; chapter 3 introduces evolutionary computation as the technique to drive adaptation; chapter 4 analyses platforms for reconfigurable computing as the technology to hold self-adaptive hardware; and finally chapter 5 defines, classifies and surveys the field of Evolvable Hardware. Third part of the work follows, which contains the proposal, development and results obtained: while chapter 6 contains an statement of the thesis goals and the description of the proposal as a whole, chapters 7 and 8 address parametric and structural self-adaptation, respectively. Finally, chapter 9 in part 4 concludes the work and describes future research paths.

Evaluación del tiempo de reacción en velocistas con y sin discapacidad auditiva: aplicaciones para la inclusión

Este trabajo de investigación trata de aportar luz al estudio del tiempo de reacción (TR) en velocistas con y sin discapacidad auditiva desde las Ciencias del Deporte. El planteamiento del presente estudio surgió al cuestionarnos la existencia de las diferencias en cuanto al TR visual y auditivo aplicado a velocistas con y sin discapacidad auditiva, pensando en el desarrollo futuro de competiciones inclusivas entre ambos colectivos. Por ello, este estudio trata de resolver las dificultades que los velocistas con discapacidad se encuentran habitualmente en las competiciones. A priori, los atletas con discapacidad auditiva compiten en inferioridad de condiciones como consecuencia de una salida que no parece la más adecuada para ellos (desde los tacos, han de mirar hacia la pistola del juez o el movimiento de un rival). El documento se divide en tres partes. En la primera parte se realiza la pertinente revisión del marco teórico y justificación del estudio. La segunda parte se centra en los objetivos de la investigación, el material y el método, donde se muestran los resultados, discusión y conclusiones del estudio realizado, así como las limitaciones del presente trabajo y sus futuras líneas de investigación. La tercera parte corresponde a la bibliografía y la cuarta parte a los anexos. En la primera parte, presentamos el marco teórico compuesto por cinco capítulos organizan la fundamentación que hemos realizado como revisión sobre los aspectos más destacados del TR, determinado por las características de la tarea y otros factores que influyen en el TR como objeto de nuestro estudio. Después exponemos los principales aspectos estructurales y funcionales del sistema nervioso (SN) relacionados con el TR visual y auditivo. Tras ello se expone la realidad del deporte para personas con discapacidad auditiva, indagando en sus peculiaridades y criterios de elegibilidad que tiene ese colectivo dentro del ámbito deportivo. A continuación abordamos el estudio de la salida de velocidad en el atletismo, como aspecto clave que va a guiar nuestra investigación, especialmente los parámetros determinantes en la colocación de los tacos de salida para atletas con y sin discapacidad auditiva, la posición de salida y la propia colocación de los estímulos en dicha situación. Es la segunda parte se desarrolla el trabajo de investigación que tiene como objetivos estudiar los valores de TR visual simple manual, TR en salida de tacos y los tiempos de desplazamiento a los 10m y 20m de velocistas con y sin discapacidad auditiva, así como analizar las posibles diferencias en TR según posición y tipo de estímulo luminoso, respecto a ambos grupos de atletas. Como tercer objetivo de estudio se evalúa cualitativamente, por parte de los propios atletas, el dispositivo luminoso utilizado. La toma de datos de este estudio se llevó a cabo entre los meses de febrero y mayo del 2014, en el módulo de atletismo del Centro de Alto Rendimiento Joaquín Blume (Madrid), con dos grupos de estudio, uno de 9 velocistas con discapacidad auditiva (VDA), conformando éstos el 60% de toda la población en España, según el número de las licencias de la FEDS en la modalidad de atletismo (velocistas, pruebas de 100 y 200 m.l.), en el momento del estudio, y otro de 13 velocistas sin discapacidad (VsDA) que se presentaron de manera voluntaria con unos mismos criterios de inclusión para ambos grupos. Para la medición y el registro de los datos se utilizaron materiales como hoja de registro, Medidor de Tiempo de Reacción (MTR), tacos de salida, ReacTime®, dispositivo luminoso conectado a los tacos de salida, células fotoeléctricas, ordenador y software del ReacTime, y cámara de video. La metodología utilizada en este estudio fue de tipo correlacional, analizando los resultados del TR simple manual según vía sensitiva (visual y auditiva) entre los dos grupos de VDA y VsDA. También se estudiaron los TR desde la salida de tacos en función de la colocación del dispositivo luminoso (en el suelo y a 5 metros, vía visual) y pistola de salida atlética (vía auditiva) así como el tiempo de desplazamiento a los 10m (t10m) y 20m (t20m) de ambos grupos de velocistas. Finalmente, se desarrolló y llevó a cabo un cuestionario de evaluación por parte de los atletas VDA con el objetivo de conocer el grado de satisfacción después de haber realizado la serie de experimentos con el dispositivo luminoso y adaptado para sistemas de salida en la velocidad atlética. Con el objetivo de comprobar la viabilidad de la metodología descrita y probar en el contexto de análisis real el protocolo experimental, se realizó un estudio piloto con el fin de conocer las posibles diferencias del TR visual desde los tacos de salida en velocistas con discapacidad auditiva, usando para dicha salida un estímulo visual mediante un dispositivo luminoso coordinado con la señal sonora de salida (Soto-Rey, Pérez-Tejero, Rojo-González y Álvarez-Ortiz, 2015). En cuanto a los procedimientos estadísticos utilizados, con el fin de analizar la distribución de los datos y su normalidad, se aplicó la prueba de Kolmogorov-Smirnof, dicha prueba arrojó resultados de normalidad para todas las variables analizadas de las situaciones experimentales EA, EVsuelo y EV5m. Es por ello que en el presente trabajo de investigación se utilizó estadística paramétrica. Como medidas descriptivas, se calcularon el máximo, mínimo, media y la desviación estándar. En relación a las situaciones experimentales, para estudiar las posibles diferencias en las variables estudiadas dentro de cada grupo de velocistas (intragrupo) en la situación experimental 1 (MTR), se empleó una prueba T de Student para muestras independientes. En las situaciones experimentales 2, 3 y 4, para conocer las diferencias entre ambos grupos de velocistas en cada situación, se utilizó igualmente la prueba T para muestras independientes, mientras que un ANOVA simple (con post hoc Bonferroni) se utilizó para analizar las diferencias para cada grupo (VDA y VsDA) por situación experimental. Así mismo, se utilizó un ANOVA de medidas repetidas, donde el tipo de estímulo (situación experimental) fue la variable intra-grupo y el grupo de velocistas participantes (VDA y VsDA) la entre-grupo, realizándose esta prueba para evaluar en cada situación el TR, t1m0 y t20m y las interacciones entre las variables. Para el tratamiento estadístico fue utilizado el paquete estadístico SPSS 18.0 (Chicago, IL, EEUU). Los niveles de significación fueron establecidos para un ≤0.05, indicando el valor de p en cada caso. Uno de los aspectos más relevantes de este trabajo es la medición en diferentes situaciones, con instrumentación distinta y con situaciones experimentales distintas, del TR en velocistas con y sin discapacidad auditiva. Ello supuso el desarrollo de un diseño de investigación que respondió a las necesidades planteadas por los objetivos del estudio, así como el desarrollo de instrumentación específica (Rojo-Lacal, Soto-Rey, Pérez-Tejero y Rojo-González, 2014; Soto-Rey et al., 2015) y distintas situaciones experimentales que reprodujeran las condiciones de práctica y competición real de VsDA y VDA en las pruebas atléticas de velocidad, y más concretamente, en las salidas. El análisis estadístico mostró diferencias significativas entre los estímulos visuales y sonoros medidos con el MTR, siendo menor el TR ante el estímulo visual que ante el sonoro, tanto para los atletas con discapacidad auditiva como para los que no la presentaron (TR visual, 0.195 s ± 0.018 vs 0.197 s ± 0.022, p≤0.05; TR sonoro 0.230 s ± 0.016 vs 0.237 s ± 0.045, p≤0.05). Teniendo en cuenta los resultados según población objeto de estudio y situación experimental, se registraron diferencias significativas entre ambas poblaciones, VDA y VsDA, siendo más rápidos los VDA que VsDA en la situación experimental con el estímulo visual en el suelo (EVsuelo, 0.191 ±0.025 vs 0.210 ±0.025, p≤0.05, respectivamente) y los VsDA en la situación experimental con el estímulo auditivo (EA, 0.396 ±0.045 vs 0.174 ±0.021, p≤0.05), aunque sin diferencias entre ambos grupos en la situación experimental con el estímulo visual a 5m de los tacos de salida. Es de destacar que en el TR no hubo diferencias significativas entre EA para VsDA y EVsuelo para VDA. El ANOVA simple registró diferencias significativas en todas las situaciones experimentales dentro de cada grupo y para todas las variables, por lo que estadísticamente, las situaciones experimentales fueron diferentes entre sí. En relación al de ANOVA medidas repetidas, la prueba de esfericidad se mostró adecuada, existiendo diferencias significativas en las varianzas de los pares de medias: el valor de F indicó que existieron diferencias entre las diferentes situaciones experimentales en cuanto a TR, incluso cuando éstas se relacionaban con el factor discapacidad (factor interacción, p≤0,05). Por ello, queda patente que las situaciones son distintas entre sí, también teniendo en cuenta la discapacidad. El η2 (eta al cuadrado, tamaño del efecto, para la interacción) indica que el 91.7% de la variación se deben a las condiciones del estudio, y no al error (indicador de la generalización de los resultados del estudio). Por otro lado, la evaluación del dispositivo luminoso fue positiva en relación a la iluminación, comodidad de uso, ubicación, color, tamaño, adecuación del dispositivo y del equipamiento necesario para adaptar al sistema de salida. La totalidad de los atletas afirman rotundamente que el dispositivo luminoso favorecería la adaptación al sistema de salida atlética para permitir una competición inclusiva. Asimismo concluyen que el dispositivo luminoso favorecería el rendimiento o mejora de marca en la competición. La discusión de este estudio presenta justificación de las diferencias demostradas que el tipo de estímulo y su colocación son clave en el TR de esta prueba, por lo que podríamos argumentar la necesidad de contar con dispositivos luminosos para VDA a la hora de competir con VsDA en una misma prueba, inclusiva. El presente trabajo de investigación ha demostrado, aplicando el método científico, que el uso de estos dispositivos, en las condiciones técnicas y experimentales indicadas, permite el uso por parte del VDA, usando su mejor TR visual posible, que se muestra similar (ns) al TR auditivo de VsDA, lo que indica que, para competiciones inclusivas, la salida usando el semáforo (para VDA) y la salida habitual (estímulo sonoro) para VsDA, puede ser una solución equitativa en base a la evidencia demostrada en este estudio. De esta manera, y como referencia, indicar que la media de los TR de los velocistas en la final de los 100 m.l. en los Juegos Olímpicos de Londres 2012 fue de 0.162 ±0.015. De esta manera, creemos que estos parámetros sirven de referencia a técnicos deportivos, atletas y futuros trabajos de investigación. Las aplicaciones de este trabajo permitirán modificaciones y reflexiones en forma de apoyo al entrenamiento y la competición para el entrenador, o juez de salida en la competición que, creemos, es necesaria para proporcionar a este colectivo una atención adecuada en las salidas, especialmente en situaciones inclusivas de práctica. ABSTRACT This research aims to study of reaction time (RT) in sprinters with and without hearing impairment from the Sports Science perspective. The approach of this study came asking whether there were differences in the visual and auditory RT applied to sprinters with and without hearing impairment, thinking about the future development of inclusive competition between the two groups. Therefore, this study attempts to resolve the difficulties commonly founded by sprinters with hearing impairments during competitions. A priori, sprinters with hearing impairment would compete in a disadvantage situation as a result of the use of a staring signal not suitable for them (from the blocks, they have to look to the judge´s pistol or the movement of an opponent). The document is divided into three parts. In the first part of the review of relevant theoretical framework and justification of the study is presented. The second part focuses on the research objectives, material and method, where results, discussion and conclusions of the study, as well as the limitations of this study and future research are presented. The third part contains references and the fourth, annexes. In the first part, we present the theoretical framework consisting of five chapters, organizing the state of the art of RT, determined by the characteristics of the task and other factors that influence the RT as object of our study. Then we present the main structural and functional aspects of the nervous system associated with visual and auditory RT. After that, sport for people with hearing disabilities is presented, investigating its peculiarities and eligibility criteria is that group within the deaf sport. Finally, we discuss the theoretical foundation of the study of start speed in athletics as a key aspect that will guide our research, especially the determining parameters in placing the starting blocks for athletes with and without hearing impairment, the starting position and the actual placement of stimuli in such a situation. The second part of the research aims to study the values of simple manual visual RT, RT start from blocks and travel times up to 10m and 20m of sprinters with and without hearing impairment, and to analyze possible differences in RT as position and type of light stimulus with respect to both groups of athletes. The third objective of the study is to assess the pertinence of the lighting device developed and used in the study, in a qualitatively way by athletes themselves. Data collection for this study was carried out between February and May 2014, in the Athletics module at the High Performance Centre Joaquin Blume (Madrid) with the two study groups: 9 sprinters with hearing impairments(VDA, reaching 60% of the population in Spain, according to the number of licenses for athletics at FEDS: sprint, 100 and 200 m.l., at the time of the study), and another 13 sprinters without disability (VsDA) who voluntarily presented themselves, with same inclusion criteria for both groups. For measuring and data collection materials such as recording sheet, gauge reaction time (MTR), starting blocks, ReacTime®, luminous device connected to the starting blocks, photocells, computer and software ReacTime, and video camera were used. The methodology used in this study was correlational, analyzing the results of simple manual RT according sensory pathway (visual and auditory) between the two groups (VsDA and VDA). Also auditory and visual RT was studied depending the placement of the start light signal (on the ground and 5 meters, visual pathway) and athletic start gun signal (auditory pathway, conventional situation) and travel time up to 10m (t10m) and 20m (t20m) for both groups of sprinters. Finally, we developed and carried out an evaluation questionnaire for VDA athletes in order to determine the degree of satisfaction after completing the series of experiments with lighting device and adapted to start systems in athletic speed. In order to test the feasibility of the methodology described and tested in the context of real analysis of the experimental protocol, a pilot study in order to know the possible differences visual RT from the starting blocks in sprinters with hearing impairments was performed, to said output using a visual stimulus coordinated by a lighting device with sound output signal (Soto-Rey Perez-Tejero, Rojo-González y Álvarez-Ortiz, 2015). For the statistical procedures, in order to analyze the distribution of the data and their normality, Kolmogorov-Smirnov test was applied, this test yielded normal results for all variables analyzed during EA, EVsuelo and EV5m experimental situations. Parametric statistics were used in this research. As descriptive measures, the maximum, minimum, mean and standard deviation were calculated. In relation to experimental situations, to study possible differences in the variables studied in each group sprinters (intragroup) in the experimental situation 1 (MTR), a Student t test was used for independent samples. Under the experimental situations 2, 3 and 4, to know the differences between the two groups of sprinters in every situation, the T test for independent samples was used, while a simple ANOVA (with post hoc Bonferroni) was used to analyze differences for each group (VDA and VsDA) by experimental situation. Likewise, a repeated measures ANOVA, where the type of stimulus (experimental situation) was variable intra-group and participants sprinters group (VDA and VsDA) the variable between-group, was performed to assess each situation for RT, t10m and t20m, and also interactions between variables. For the statistical treatment SPSS 18.0 (Chicago, IL, USA) was used. Significance levels were set for  ≤0.05, indicating the value of p in each case. One of the most important aspects of this work is the measurement of RT in sprinters with and without hearing impairment in different situations, with different instrumentation and different experimental situations. This involved the development of a research design that responded to the needs raised by the study aims and the development of specific instrumentation (Rojo-Lacal, Soto-Rey Perez-Tejero and Rojo-Gonzalez, 2014; Soto-Rey et al., 2015) and different experimental situations to reproduce the conditions of practical and real competition VsDA and VDA in athletic sprints, and more specifically, at the start. Statistical analysis showed significant differences between the visual and sound stimuli measured by the MTR, with lower RT to the visual stimulus that for sound, both for athletes with hearing disabilities and for those without (visual RT, 0.195 s ± 0.018 s vs 0.197 ± 0.022, p≤0.05; sound RT 0.230 s ± 0.016 vs 0.237 s ± 0.045, p≤0.05). Considering the results according to study population and experimental situation, significant differences between the two populations, VDA and VsDA were found, being faster the VDA than VsDA in the experimental situation with the visual stimulus on the floor (EVsuelo, recorded 0.191 s ± 0.025 vs 0.210 s ± 0.025, p≤0.05, respectively) and VsDA in the experimental situation with the auditory stimulus (EA, 0.396 s ± 0.045 vs 0.174 s ± 0.021, p≤0.05), but no difference between groups in the experimental situation with the 5m visual stimulus to the starting blocks. It is noteworthy that no significant differences in EA and EVsuelo between VsDA to VDA, respectively, for RT. Simple ANOVA showed significant differences in all experimental situations within each group and for all variables, so statistically, the experimental situations were different. Regarding the repeated measures ANOVA, the sphericity test showed adequate, and there were significant differences in the variances of the pairs of means: the value of F indicated that there were differences between the different experimental situations regarding RT, even when they were related to the disability factor (factor interaction, p≤0.05). Therefore, it is clear that the situations were different from each other, also taking into account impairment. The η2 (eta squared, effect size, for interaction) indicates that 91.7% of the variation is due to the conditions of the study, not by error (as indicator of the generalization potential of the study results). On the other hand, evaluation of the light signal was positively related to lighting, ease of use, location, color, size, alignment device and equipment necessary to adapt the start system. All the athletes claim strongly in favor of the lighting device adaptation system to enable athletic competition inclusive. Also they concluded that light device would enhance performance or would decrease their RT during the competition. The discussion of this study justify the type of stimulus and the start light positioning as key to the RT performance, so that we could argue the need for lighting devices for VDA when competing against VsDA the same competition, inclusive. This research has demonstrated, applying the scientific method, that the use of these devices, techniques and given experimental conditions, allows the use of the VDA, using his best visual RT, shown similar (ns) auditory RT of VsDA, indicating that for inclusive competitions, the start signal using the light (for VDA) and the usual start (sound stimulus) to VsDA can be an equitable solution based on the evidence shown in this study. Thus, and as a reference, indicate that the average of the RT sprinters in the 100 m. final at the 2012 Summer Olympic Games was 0.162 s ± 0.015. Thus, we believe that these parameters become a reference to sports coaches, athletes and future research. Applications of this work will allow modifications and reflections in the form of support for training and competition for the coach, or judge, as we believe is necessary to provide adequate attention to VDA in speed starts, especially in inclusive practice situations.

Control of fertilization-independent endosperm development by the MEDEA polycomb gene in Arabidopsis

Higher plant reproduction is unique because two cells are fertilized in the haploid female gametophyte. Egg and sperm nuclei fuse to form the embryo. A second sperm nucleus fuses with the central cell nucleus that replicates to generate the endosperm, a tissue that supports embryo development. To understand mechanisms that initiate reproduction, we isolated a mutation in Arabidopsis, f644, that allows for replication of the central cell and subsequent endosperm development without fertilization. When mutant f644 egg and central cells are fertilized by wild-type sperm, embryo development is inhibited, and endosperm is overproduced. By using a map-based strategy, we cloned and sequenced the F644 gene and showed that it encodes a SET-domain polycomb protein. Subsequently, we found that F644 is identical to MEDEA (MEA), a gene whose maternal-derived allele is required for embryogenesis [Grossniklaus, U., Vielle-Calzada, J.-P., Hoeppner, M. A. & Gagliano, W. B. (1998) Science 280, 446–450]. Together, these results reveal functions for plant polycomb proteins in the suppression of central cell proliferation and endosperm development. We discuss models to explain how polycomb proteins function to suppress endosperm and promote embryo development.

Functioning of the Drosophila integral U1/U2 protein Snf independent of U1 and U2 small nuclear ribonucleoprotein particles is revealed by snf+ gene dose effects

Snf, encoded by sans fille, is the Drosophila homolog of mammalian U1A and U2B′′ and is an integral component of U1 and U2 small nuclear ribonucleoprotein particles (snRNPs). Surprisingly, changes in the level of this housekeeping protein can specifically affect autoregulatory activity of the RNA-binding protein Sex-lethal (Sxl) in an action that we infer must be physically separate from Snf’s functioning within snRNPs. Sxl is a master switch gene that controls its own pre-mRNA splicing as well as splicing for subordinate switch genes that regulate sex determination and dosage compensation. Exploiting an unusual new set of mutant Sxl alleles in an in vivo assay, we show that Snf is rate-limiting for Sxl autoregulation when Sxl levels are low. In such situations, increasing either maternal or zygotic snf+ dose enhances the positive autoregulatory activity of Sxl for Sxl somatic pre-mRNA splicing without affecting Sxl activities toward its other RNA targets. In contrast, increasing the dose of genes encoding either the integral U1 snRNP protein U1-70k, or the integral U2 snRNP protein SF3a60, has no effect. Increased snf+ enhances Sxl autoregulation even when U1-70k and SF3a60 are reduced by mutation to levels that, in the case of SF3a60, demonstrably interfere with Sxl autoregulation. The observation that increased snf+ does not suppress other phenotypes associated with mutations that reduce U1-70k or SF3a60 is additional evidence that snf+ dose effects are not caused by increased snRNP levels. Mammalian U1A protein, like Snf, has a snRNP-independent function.

Ca2+-dependent and -independent interactions of the isoforms of the α1A subunit of brain Ca2+ channels with presynaptic SNARE proteins

Fast neurotransmission requires that docked synaptic vesicles be located near the presynaptic N-type or P/Q-type calcium channels. Specific protein–protein interactions between a synaptic protein interaction (synprint) site on N-type and P/Q-type channels and the presynaptic SNARE proteins syntaxin, SNAP-25, and synaptotagmin are required for efficient, synchronous neurotransmitter release. Interaction of the synprint site of N-type calcium channels with syntaxin and SNAP-25 has a biphasic calcium dependence with maximal binding at 10–20 μM. We report here that the synprint sites of the BI and rbA isoforms of the α1A subunit of P/Q-type Ca2+ channels have different patterns of interactions with synaptic proteins. The BI isoform of α1A specifically interacts with syntaxin, SNAP-25, and synaptotagmin independent of Ca2+ concentration and binds with high affinity to the C2B domain of synaptotagmin but not the C2A domain. The rbA isoform of α1A interacts specifically with synaptotagmin and SNAP-25 but not with syntaxin. Binding of synaptotagmin to the rbA isoform of α1A is Ca2+-dependent, with maximum affinity at 10–20 μM Ca2+. Although the rbA isoform of α1A binds well to both the C2A and C2B domains of synaptotagmin, only the interaction with the C2A domain is Ca2+-dependent. These differential, Ca2+-dependent interactions of Ca2+ channel synprint sites with SNARE proteins may modulate the efficiency of transmitter release triggered by Ca2+ influx through these channels.

sqv-3, -7, and -8, a set of genes affecting morphogenesis in Caenorhabditis elegans, encode enzymes required for glycosaminoglycan biosynthesis

sqv (squashed vulva) genes comprise a set of eight independent loci in Caenorhabditis elegans required zygotically for the invagination of vulval epithelial cells and maternally for normal oocyte formation and embryogenesis. Sequencing of sqv-3, sqv-7, and sqv-8 suggested a role for the encoded proteins in glycolipid or glycoprotein biosynthesis. Using a combination of in vitro analysis of SQV enzymatic activities, sqv+-mediated rescue of vertebrate cell lines, and biochemical characterization of sqv mutants, we show that sqv-3, -7, and -8 all affect the biosynthesis of glycosaminoglycans and therefore compromise the function of one specific class of glycoconjugates, proteoglycans. These findings establish the importance of proteoglycans and their associated glycosaminoglycans in epithelial morphogenesis and patterning during C. elegans development.

Frontoparietal cortical networks for directing attention and the eye to visual locations: Identical, independent, or overlapping neural systems?

Functional anatomical and single-unit recording studies indicate that a set of neural signals in parietal and frontal cortex mediates the covert allocation of attention to visual locations, as originally proposed by psychological studies. This frontoparietal network is the source of a location bias that interacts with extrastriate regions of the ventral visual system during object analysis to enhance visual processing. The frontoparietal network is not exclusively related to visual attention, but may coincide or overlap with regions involved in oculomotor processing. The relationship between attention and eye movement processes is discussed at the psychological, functional anatomical, and cellular level of analysis.