The phenomenology of lucid dreaming: An online survey.

In lucid dreams the dreamer is aware that he or she is dreaming. Although such dreams are not that uncommon, many aspects of lucid dream phenomenology are still unclear. An online survey was conducted to gather data about lucid dream origination, duration, active or passive participation in the dream, planned actions for lucid dreams, and other phenomenological aspects. Among the 684 respondents who filled out the questionnaire, there were 571 lucid dreamers (83.5%). According to their reports, lucid dreams most often originate spontaneously in adolescence. The average lucid dream duration is about 14 minutes. Lucid dreamers are likely to be active in their lucid dreams and plan to accomplish different actions (e.g., flying, talking with dream characters, or having sex), yet they are not always able to remember or successfully execute their intentions (most often because of awakening or hindrances in the dream environment). The frequency of lucid dream experience was the strongest predictor of lucid dream phenomenology, but some differences were also observed in relation to age, gender, or whether the person is a natural or self-trained lucid dreamer. The findings are discussed in light of lucid dream research, and suggestions for future studies are provided.

Lucid dreaming during NREM sleep: Two case reports

Lucid dreams – dreams in which the dreamer is aware that is dreaming – most frequently occur during REM sleep, yet there is some evidence suggesting that lucid dreaming can occur during NREM sleep as well. By conducting a sleep laboratory study on lucid dreams, we found two possible instances of lucidity during NREM sleep which are reported here. While lucid dreaming during NREM sleep seems to be much rarer and more difficult to achieve, it appears to be possible and is most likely to occur during N1 sleep, somewhat less likely during N2 sleep and yet to be observed during N3 sleep. Future studies should explore induction methods, underlying neural mechanisms and perceptual/dream content differences between REM and NREM lucid dreams. Furthermore, a consensus agreement is needed to define what is meant by lucid dreaming and create a vocabulary that is helpful in clarifying variable psychophysiological states that can support self-reflective awareness.

Wake up. Back to Bed – Zugang zum nächtlichen Training?

Einleitung Ein Klartraum ist definiert als ein Traum, in dem der Träumende weiß, dass er träumt. In der Fachliteratur finden sich verschiedene Induktionstechniken, um die Klartraum-häufigkeit zu steigern (z.B. Stumbrys, Erlacher, Schädlich & Schredl, 2012). Zudem wurde in einer Pilotstudie gezeigt, dass ein Training im Klartraum zu Verbesserungen in einer Zielwurfaufgabe am nächsten Morgen führt (Erlacher & Schredl, 2010). Um ein regelmäßiges Training im Traum zu ermöglichen, besteht für die Sportpraxis das Problem, Klarträume gezielt zu induzieren. In dieser Studie wurde im Schlaflabor die so genannte Memnotische Induktion von luziden Träumen (MILT) – eine Autosugges-tionstechnik in der die Intention, einen Klartraum zu erleben, an Traumhinweise ge-koppelt wird – im Morgenschlaf überprüft. Methoden Insgesamt wurden 52 Versuchsteilnehmer (32 männlich und 20 weiblich) im Alter von 24 Jahren (± 2.2) im Schlaflabor untersucht. Die Personen waren in 4 Gruppen aufge-teilt. Alle Personen schliefen zunächst für ca. 6 Stunden, wurden dann aus einer REM-Phase geweckt und sollten einen Traum berichten. Im Anschluss blieben die Teilnehmer 30 bzw. 60 Minuten wach und praktizierten entweder MILT oder beschäf-tigten sich mit einer kognitiven oder motorischen Kontrollaufgabe. Im Anschluss durf-ten alle Teilnehmer für max. 4 weitere Stunden schlafen. Das Auftreten eines Klartraums in der morgendlichen Schlafphase diente als abhängige Variable. Ergebnisse und Diskussion Die Ergebnisse zeigen, dass MILT zu einer gesteigerten Klartraumhäufigkeit (33-70%) im Vergleich zur Kontrollbedingung (9-14%) führt. Ein Unterschied zwischen 30 Minuten (50%) zu 60 Minuten MILT (70%) ist marginal. Das Auftreten von Klarträumen kann durch MILT im Morgenschlaf signifikant gestei-gert werden. Die Erfolgsquote schwankt jedoch mit Blick auf die genaue Definition ei-nes Klartraums. Es konnten bei nicht klartraumerfahrenen Versuchsteilnehmerinnen mehr Klarträume induziert werden. Für die Sportpraxis könnten solche Induktions-techniken dem Sportler ermöglichen, im Traum zu trainieren. In weiteren Studien wäre zu untersuchen, ob Athleten ebenfalls Klarträume induziert werden können. Ebenso sollte die Auswirkung eines regelmäßigen Klartraumtrainings in der Sportpraxis wei-ter untersucht werden. Literatur Stumbrys, T., Erlacher, D., Schädlich, M. & Schredl, M. (2012). Induction of lucid dreams: a systematic review of evidence. Consciousness and Cognition, 21(3), 1456-1475. Erlacher, D. & Schredl, M. (2010). Practicing a motor task in a lucid dream enhances subsequent performance: A pilot study. The Sport Psychologist, 24(2), 157-167.

Klartraumtraining bei deutschen und japanischen Athleten: Eine Fragebogenstudie

Einleitung Eine eher unbekannte Art des Mentalen Trainings ist das Training im Klartraum (Erla-cher, Stumbrys & Schredl, 2011-12). Im Klartraum ist sich der Träumende bewusst, dass er träumt, und kann dadurch den fortlaufenden Trauminhalt kontrollieren. Frühere Stu-dien zeigten, dass es möglich ist, motorische Aufgaben im Klartraum zu üben, um dadurch eine verbesserte Leistung im Wachzustand zu erreichen (Erlacher & Schredl, 2010). Jedoch ist wenig über die Prävalenz von Klarträumern im Sport bekannt. Methode Die Stichprobe umfasste 840 deutsche (D: 483 m, 357 w) und 1323 japanische (J: 1000 m, 323 w) Athleten. Das Durchschnittsalter betrug 20,4 Jahre (D: 21,6 J: 19,7). Die Teil-nehmer wurden in verschiedenen Sportarten – von Mannschaftssportarten (z.B. Basket-ball) bis Einzelsportarten (z.B. Leichtathletik) – rekrutiert und füllten einen Fragebogen zum Thema Sport, Schlaf und Traum aus. Die Athleten waren durchschnittlich 9,1 Jahre (D: 11.1, J: 7,9) aktiv und trainierten etwa 14,4 Stunden (D: 11.1, J: 16,7) pro Woche. Der Fragebogen erfasste auf einer 8-stufigen Skala die Klartraumhäufigkeit (Plus Definition: Für ein klares Verständnis von Klarträumen); die Anwendung (z.B. Training) für den Sport und, wenn dies bestätigt wurde, ob sportliche Verbesserungen erlebten wurden. Ergebnisse 47% (D: 57%, J: 41%) der Athleten gaben an, mindesten einen Klartraum erlebt zu ha-ben, 20% (D: 24% J: 18%) sind häufige Klarträumer (mit einem oder mehrere Klarträume pro Monat) und 9% (D 9% , J: 9%) nutzen Klarträume für ihren Sport, davon berichtet die Mehrheit, dass das Klartraumtraining die sportliche Leistung im Wachzustand verbessert. Diskussion Etwa die Hälfte der Athleten kennt das Klarträumen aus eigener Erfahrung, ein Fünftel sind häufige Klarträumer und etwa jeder zehnte Athlet nutzt Klarträume für seinen Sport. Für die deutsche Stichprobe ist die Prävalenzrate der Athleten ähnlich wie in der Bevöl-kerung. Für die japanische Stichprobe liegen keine repräsentativen Bevölkerungsdaten vor, auf der Grundlage der hier vorgestellten Fragebogendaten scheint es jedoch, dass kulturellen Unterschiede eine untergeordnete Rolle spielen. Literatur Erlacher, D. & Schredl, M. (2010). Practicing a motor task in a lucid dream enhances subsequent perfor-mance: A pilot study. The Sport Psychologist, 24(2), 157-167. Erlacher, D., Stumbrys, T. & Schredl, M. (2011-2012). Frequency of lucid dreams and lucid dream practice in German athletes. Imagination, Cognition and Personality, 31(3), 237-246.

Meta-Awareness During Day and Night: The Relationship Between Mindfulness and Lucid Dreaming

The present study explored the relationship between lucidity in dreams (awareness of dreams while dreaming) and mindfulness during wakefulness, also considering meditation as a possible moderating variable. An online survey was completed by 528 respondents, of whom 386 (73.1%) had lucid dream experiences. The reported frequency of lucid dreams was found to be positively related to higher dispositional mindfulness in wakefulness. This relationship was only present in those participants who reported acquaintance with meditation. Regarding the dimensions of mindfulness, lucid dream frequency was more strongly associated with mindful presence rather than acceptance. The findings support the notion of an existing relationship between lucidity in dreams and mindfulness during wakefulness, yet it remains unclear whether the relationship is influenced by actual meditation practice or whether it reflects some natural predispositions. Future studies should examine the role of different meditation practices, investigate personality variables that might influence the relationship, and explore how different facets of mindfulness and lucidity interrelate.

Out-of-Body Experiences and Other Complex Dissociation Experiences in a Patient with Unilateral Peripheral Vestibular Damage and Deficient Multisensory Integration

Out-of-body experiences (OBEs) are illusory perceptions of one's body from an elevated disembodied perspective. Recent theories postulate a double disintegration process in the personal (visual, proprioceptive and tactile disintegration) and extrapersonal (visual and vestibular disintegration) space as the basis of OBEs. Here we describe a case which corroborates and extends this hypothesis. The patient suffered from peripheral vestibular damage and presented with OBEs and lucid dreams. Analysis of the patient's behaviour revealed a failure of visuo-vestibular integration and abnormal sensitivity to visuo-tactile conflicts that have previously been shown to experimentally induce out-of-body illusions (in healthy subjects). In light of these experimental findings and the patient's symptomatology we extend an earlier model of the role of vestibular signals in OBEs. Our results advocate the involvement of subcortical bodily mechanisms in the occurrence of OBEs.

El espacio de los sueños : 'Arriba pasa el viento' de Fernando Lorenzo

Arriba pasa el viento (1959) de Fernando Lorenzo es la novela de los sueños y las pesadillas existenciales de un pueblo errante, sin nombre. En particular, destacamos la significación del espacio, que determina las peripecias de las vidas paralelas de los protagonistas (el narrador y Tibot). Las diversas categorías de la dimensión espacial (cerca/lejos, aquí/allí, adentro/afuera) configuran el entramado discursivo, descifran la simbología y explican su significado profundo. El donde es mucho más que el escenario sobre el cual los personajes actúan: es el interlocutor que les devuelve las preguntas existenciales más importantes (¿quién soy?, ¿qué quiero hacer?). El espacio se convierte en la forma del destino que cada uno está dispuesto a vivir.

Caracterización de diferentes homologaciones axiológicas vigentes en los dibujos animados para televisión

Los dibujos animados norteamericanos, sigilosamente, han ido ocupando un lugar cada vez más relevante en la industria cultural. Tanto es así, que hoy se pueden discriminar canales específicamente destinados a la animación y, a su vez, series de animaciones producidas para diversos públicos: niños, adolescentes y adultos. Frente a esta gran cantidad y diversidad de textos llama especialmente mi atención la convivencia de contrapuestos sistemas de valor. Numerosas tiras de dibujos animados, dirigidos especialmente a los niños, ayudan a conformar el gusto infantil contemporáneo (en el sentido de Calabrese) que no responde a un único sistema unificador de valores. Es decir, lo feo o lindo, lo malo o bueno, lo conforme o informe, lo disfórico o eufórico no está dictaminado hoy por un solo discurso axiológico imperante. En este escrito pretendo describir, desde una perspectiva semiótica, las particularidades que resultan de la coexistencia de morfologías, éticas y tímicas distintas. Para ello, me detendré en un grupo de cartoons que se presentan como las antípodas de los tradicionales y conocidos textos audiovisuales de Disney y de las clásicas y exitosas series animadas de la Warner Bross o la Metro Goldywn Mayer. Estas creaciones buscaron exhibir, desde su nacimiento, estabilidad en las formas, armonía cromática y uniformidad de comportamientos. Contrariamente, los mundos posibles que hoy también integran el universo de dibujos animados, evidencian lo que Calabrese denomina el placer de lo impreciso, lo indefinido, lo vago y lo ambiguo. Estas representaciones sincréticas exaltan notorias diferencias en sus homologaciones axiológicas liberándose de las pretensiones de perfección, tanto de sus escenarios como de sus actores figurativos: seres híbridos, animales aversivos, niños nefastos, criaturas deformes y escenarios difusos son algunas de las características que definen a los últimas producciones animadas para televisión.

La dignidad en la diversidad : educación especial — terapia ocupacional

Es la intención de este trabajo aportar reflexiones y poner en perspectiva la complejidad de avanzar en una Educación para la Diversidad que haga posible la inclusión y con ello el derecho universal a la Educación como bien social. En este momento histórico las diversidades han tomado voz y forma, al cuestionar nuestro modo de pensar la vida social. Las culturas, los sujetos, los géneros, los lenguajes, los imaginarios y las formas de habitar un mundo diverso, encuen tran eco en la sociedad de la información, en apariencia un mundo sin fronteras. Frente a las transformaciones tecnológicas y económicas del siglo XXI cabe preguntarse cuál es nuestra sensibilidad ante la diferencia, cuanto hemos avanzado en la capacidad para reconocer a “los Otros", que sabemos de sus sueños y frustraciones, como nos estamos preparando para convivir “ Nosotros y los Otros", en un mundo polifónico. Frente a estas problemáticas el aporte interdisciplinario permitirá buscar modelos alternativos que rompan este círculo a través de dispositivos de inclusión social reduciendo los temores y mitos que han impulsado en otras ocasiones a marginar a las personas. El contenido interdisciplinar de la Educación Especial ha permitido y requiere la convergencia de disciplinas, entre ellas la Terapia Ocupacional.

Compañeros de ruta, reencuentro de ex presos políticos cordobeses

El propósito de este trabajo es investigar los motivos, anhelos, sueños, deseos que llevan a un grupo de entre 20 y 25 ex presos políticos a reunirse semanalmente en el local del sindicato Luz y Fuerza, Córdoba. Optamos por entrevistar a quienes daban la sensación de ser más participativos o más explícitos, en la elección procuramos que hubiesen casi por igual miembros de las dos organizaciones mayoritarias en el pasado: Montoneros y Partido Revolucionario de los Trabajadores. El celo a la hora de elegir se entronca con las subculturas que emergieron de las organizaciones. Otro aspecto observado es la cuestión de género, mujeres y hombres, equitativamente incorporados, se constituyeron en narradores.2 En la ciudad mediterránea hubo alrededor de dos mil detenidos por causas políticas a partir de la dictadura que iniciara Jorge Rafael Videla. La curiosidad social es acicateada por el número exiguo de ex-represaliados que constituyen la comisión de presos políticos, que entre otras tareas peticiona ante las autoridades solicitando reivindicaciones a raíz de su condición de ex detenidos, organizan eventos sociales y políticos, gestionan los ex centros de detención convertidos en "museos de la memoria", impulsan los juicios contra los ex represores, editan publicaciones. Concurrimos a las reuniones semanales, a asados, "locreadas"; empleamos en las investigaciones la observación participante. La participación se dio en eventos, en compartir ruedas de mate en la casa de los entrevistados, íntimas ruedas de café, por un fenómeno de indexicalidad en relación con el discurso ideológico pudimos avanzar en la profundidad de la conversación. Además, de las entrevistas en profundidad, analizamos material periodístico y material escrito por los detenidos; cuando la emoción del entrevistado dificultaba la conversación, en algunos casos nos remitieron a elaboraciones suyas sobre la situación planteada.. Nos favoreció, en el trabajo, el hecho de haber participado en la vida política, y el tener familiares que lucharon junto a los ex-represaliados. A pesar de ello no fue fácil llegar a subjetividades que hacía largo tiempo se hallaban abroqueladas. Mead e Erving Goffman nos acompañaron en el camino de reconocimiento de los selfs en la dramaturgia montada en el local de Luz y Fuerza

Compañeros de ruta, reencuentro de ex presos políticos cordobeses

El propósito de este trabajo es investigar los motivos, anhelos, sueños, deseos que llevan a un grupo de entre 20 y 25 ex presos políticos a reunirse semanalmente en el local del sindicato Luz y Fuerza, Córdoba. Optamos por entrevistar a quienes daban la sensación de ser más participativos o más explícitos, en la elección procuramos que hubiesen casi por igual miembros de las dos organizaciones mayoritarias en el pasado: Montoneros y Partido Revolucionario de los Trabajadores. El celo a la hora de elegir se entronca con las subculturas que emergieron de las organizaciones. Otro aspecto observado es la cuestión de género, mujeres y hombres, equitativamente incorporados, se constituyeron en narradores.2 En la ciudad mediterránea hubo alrededor de dos mil detenidos por causas políticas a partir de la dictadura que iniciara Jorge Rafael Videla. La curiosidad social es acicateada por el número exiguo de ex-represaliados que constituyen la comisión de presos políticos, que entre otras tareas peticiona ante las autoridades solicitando reivindicaciones a raíz de su condición de ex detenidos, organizan eventos sociales y políticos, gestionan los ex centros de detención convertidos en "museos de la memoria", impulsan los juicios contra los ex represores, editan publicaciones. Concurrimos a las reuniones semanales, a asados, "locreadas"; empleamos en las investigaciones la observación participante. La participación se dio en eventos, en compartir ruedas de mate en la casa de los entrevistados, íntimas ruedas de café, por un fenómeno de indexicalidad en relación con el discurso ideológico pudimos avanzar en la profundidad de la conversación. Además, de las entrevistas en profundidad, analizamos material periodístico y material escrito por los detenidos; cuando la emoción del entrevistado dificultaba la conversación, en algunos casos nos remitieron a elaboraciones suyas sobre la situación planteada.. Nos favoreció, en el trabajo, el hecho de haber participado en la vida política, y el tener familiares que lucharon junto a los ex-represaliados. A pesar de ello no fue fácil llegar a subjetividades que hacía largo tiempo se hallaban abroqueladas. Mead e Erving Goffman nos acompañaron en el camino de reconocimiento de los selfs en la dramaturgia montada en el local de Luz y Fuerza

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.