The influence of inter-domain mobility on message stream response time in wired/wireless PROFIBUS-based networks

In previous works we have proposed a hybrid wired/wireless PROFIBUS solution where the interconnection between the heterogeneous media was accomplished through bridge-like devices with wireless stations being able to move between different wireless cells. Additionally, we had also proposed a worst-case timing analysis assuming that stations were stationary. In this paper we advance these previous works by proposing a worst-case timing analysis for the system’s message streams considering the effect of inter-cell mobility.

INDEPTH: timeliness assessment of ethernet/IP-based systems

The continuous improvement of Ethernet technologies is boosting the eagerness of extending their use to cover factory-floor distributed real time applications. Indeed, it is remarkable the considerable amount of research work that has been devoted to the timing analysis of Ethernet-based technologies in the past few years. It happens, however, that the majority of those works are restricted to the analysis of sub-sets of the overall computing and communication system, thus without addressing timeliness in a holistic fashion. To this end, we address an approach, based on simulation, aiming at extracting temporal properties of commercial-off-the-shelf (COTS) Ethernet-based factory-floor distributed systems. This framework is applied to a specific COTS technology, Ethernet/IP. We reason about the modeling and simulation of Ethernet/IP-based systems, and on the use of statistical analysis techniques to provide useful results on timeliness. The approach is part of a wider framework related to the research project INDEPTH NDustrial-Ethernet ProTocols under Holistic analysis.

Timeliness in COTS factory-floor distributed systems: What role for simulation?

In the past few years, a significant amount of work has been devoted to the timing analysis of Ethernet-based technologies. However, none of these address the problem of timeliness evaluation at a holistic level. This paper describes a research framework embracing this objective. It is advocated that, simulation models can be a powerful tool, not only for timeliness evaluation, but also to enable the introduction of less pessimistic assumptions in an analytical response time approach, which, most often, are afflicted with simplifications leading to pessimistic assumptions and, therefore, delusive results. To this end, we address a few inter-linked research topics with the purpose of setting a framework for developing tools suitable to extract temporal properties of commercial-off-the-shelf (COTS) factory-floor communication systems.

Reliable real-time communication in CAN networks

Controller area network (CAN) is a fieldbus network suitable for small-scale distributed computer controlled systems (DCCS), being appropriate for sending and receiving short real-time messages at speeds up to 1 Mbit/sec. Several studies are available on how to guarantee the real-time requirements of CAN messages, providing preruntime schedulability conditions to guarantee the real-time communication requirements of DCCS traffic. Usually, it is considered that CAN guarantees atomic multicast properties by means of its extensive error detection/signaling mechanisms. However, there are some error situations where messages can be delivered in duplicate or delivered only by a subset of the receivers, leading to inconsistencies in the supported applications. In order to prevent such inconsistencies, a middleware for reliable communication in CAN is proposed, taking advantage of CAN synchronous properties to minimize the runtime overhead. Such middleware comprises a set of atomic multicast and consolidation protocols, upon which the reliable communication properties are guaranteed. The related timing analysis demonstrates that, in spite of the extra stack of protocols, the real-time properties of CAN are preserved since the predictability of message transfer is guaranteed.

Makespan computation for GPU threads running on a single streaming multiprocessor

Graphics processors were originally developed for rendering graphics but have recently evolved towards being an architecture for general-purpose computations. They are also expected to become important parts of embedded systems hardware -- not just for graphics. However, this necessitates the development of appropriate timing analysis techniques which would be required because techniques developed for CPU scheduling are not applicable. The reason is that we are not interested in how long it takes for any given GPU thread to complete, but rather how long it takes for all of them to complete. We therefore develop a simple method for finding an upper bound on the makespan of a group of GPU threads executing the same program and competing for the resources of a single streaming multiprocessor (whose architecture is based on NVIDIA Fermi, with some simplifying assunptions). We then build upon this method to formulate the derivation of the exact worst-case makespan (and corresponding schedule) as an optimization problem. Addressing the issue of tractability, we also present a technique for efficiently computing a safe estimate of the worstcase makespan with minimal pessimism, which may be used when finding an exact value would take too long.

On the use of code mobility mechanisms in real-time systems

Applications with soft real-time requirements can benefit from code mobility mechanisms, as long as those mechanisms support the timing and Quality of Service requirements of applications. In this paper, a generic model for code mobility mechanisms is presented. The proposed model gives system designers the necessary tools to perform a statistical timing analysis on the execution of the mobility mechanisms that can be used to determine the impact of code mobility in distributed real-time applications.

Long-term X-ray variability of the microquasar system LS5039/RX J1826.2-1450

We report on the results of the spectral and timing analysis of a BeppoSAX observation of the microquasar system LS 5039/RX J1826.2-1450. The source was found in a low-flux state with Fx(1-10 keV)= 4.7 x 10^{-12} erg cm^{-2} s^{-1}, which represents almost one order of magnitude lower than a previous RXTE observation 2.5 years before. The 0.1--10 keV spectrum is described by an absorbed power-law continuum with photon-number spectral index Gamma=1.8+-0.2 and hydrogen column density of NH=1.0^{+0.4}_{-0.3} x 10^{22} cm^{-2}. According to the orbital parameters of the system the BeppoSAX observation covers the time of an X-ray eclipse should one occur. However, the 1.6-10 keV light curve does not show evidence for such an event, which allows us to give an upper limit to the inclination of the system. The low X-ray flux detected during this observation is interpreted as a decrease in the mass accretion rate onto the compact object due to a decrease in the mass-loss rate from the primary.

X-ray and radio observations of RX J1826.2-1450/LS 5039

RX J1826.2-1450/LS 5039 has been recently proposed to be a radio emitting high mass X-ray binary. In this paper, we present an analysis of its X-ray timing and spectroscopic properties using different instruments on board the RXTE satellite. The timing analysis indicates the absence of pulsed or periodic emission on time scales of 0.02-2000 s and 2-200 d, respectively. The source spectrum is well represented by a power-law model, plus a Gaussian component describing a strong iron line at 6.6 keV. Significant emission is seen up to 30 keV, and no exponential cut-off at high energy is required. We also study the radio properties of the system according to the GBI-NASA Monitoring Program. RX J1826.2-1450/LS 5039 continues to display moderate radio variability with a clearly non-thermal spectral index. No strong radio outbursts have been detected after several months.

Vérification temporelle des systèmes cycliques et acycliques basée sur l’analyse des contraintes

Nous présentons une nouvelle approche pour formuler et calculer le temps de séparation des événements utilisé dans l’analyse et la vérification de différents systèmes cycliques et acycliques sous des contraintes linéaires-min-max avec des composants ayant des délais finis et infinis. Notre approche consiste à formuler le problème sous la forme d’un programme entier mixte, puis à utiliser le solveur Cplex pour avoir les temps de séparation entre les événements. Afin de démontrer l’utilité en pratique de notre approche, nous l’avons utilisée pour la vérification et l’analyse d’une puce asynchrone d’Intel de calcul d’équations différentielles. Comparée aux travaux précédents, notre approche est basée sur une formulation exacte et elle permet non seulement de calculer le maximum de séparation, mais aussi de trouver un ordonnancement cyclique et de calculer les temps de séparation correspondant aux différentes périodes possibles de cet ordonnancement.

Cache-aware development of high integrity real-time systems

Cost, performance and availability considerations are forcing even the most conservative high-integrity embedded real-time systems industry to migrate from simple hardware processors to ones equipped with caches and other acceleration features. This migration disrupts the practices and solutions that industry had developed and consolidated over the years to perform timing analysis. Industry that are confident with the efficiency/effectiveness of their verification and validation processes for old-generation processors, do not have sufficient insight on the effects of the migration to cache-equipped processors. Caches are perceived as an additional source of complexity, which has potential for shattering the guarantees of cost- and schedule-constrained qualification of their systems. The current industrial approach to timing analysis is ill-equipped to cope with the variability incurred by caches. Conversely, the application of advanced WCET analysis techniques on real-world industrial software, developed without analysability in mind, is hardly feasible. We propose a development approach aimed at minimising the cache jitters, as well as at enabling the application of advanced WCET analysis techniques to industrial systems. Our approach builds on:(i) identification of those software constructs that may impede or complicate timing analysis in industrial-scale systems; (ii) elaboration of practical means, under the model-driven engineering (MDE) paradigm, to enforce the automated generation of software that is analyzable by construction; (iii) implementation of a layout optimisation method to remove cache jitters stemming from the software layout in memory, with the intent of facilitating incremental software development, which is of high strategic interest to industry. The integration of those constituents in a structured approach to timing analysis achieves two interesting properties: the resulting software is analysable from the earliest releases onwards - as opposed to becoming so only when the system is final - and more easily amenable to advanced timing analysis by construction, regardless of the system scale and complexity.

Side-Channel Attack Protection Techniques in FPGA Systems using Enhanced Dual-Rail Solutions

Esta tesis doctoral se centra principalmente en técnicas de ataque y contramedidas relacionadas con ataques de canal lateral (SCA por sus siglas en inglés), que han sido propuestas dentro del campo de investigación académica desde hace 17 años. Las investigaciones relacionadas han experimentado un notable crecimiento en las últimas décadas, mientras que los diseños enfocados en la protección sólida y eficaz contra dichos ataques aún se mantienen como un tema de investigación abierto, en el que se necesitan iniciativas más confiables para la protección de la información persona de empresa y de datos nacionales. El primer uso documentado de codificación secreta se remonta a alrededor de 1700 B.C., cuando los jeroglíficos del antiguo Egipto eran descritos en las inscripciones. La seguridad de la información siempre ha supuesto un factor clave en la transmisión de datos relacionados con inteligencia diplomática o militar. Debido a la evolución rápida de las técnicas modernas de comunicación, soluciones de cifrado se incorporaron por primera vez para garantizar la seguridad, integridad y confidencialidad de los contextos de transmisión a través de cables sin seguridad o medios inalámbricos. Debido a las restricciones de potencia de cálculo antes de la era del ordenador, la técnica de cifrado simple era un método más que suficiente para ocultar la información. Sin embargo, algunas vulnerabilidades algorítmicas pueden ser explotadas para restaurar la regla de codificación sin mucho esfuerzo. Esto ha motivado nuevas investigaciones en el área de la criptografía, con el fin de proteger el sistema de información ante sofisticados algoritmos. Con la invención de los ordenadores se ha acelerado en gran medida la implementación de criptografía segura, que ofrece resistencia eficiente encaminada a obtener mayores capacidades de computación altamente reforzadas. Igualmente, sofisticados cripto-análisis han impulsado las tecnologías de computación. Hoy en día, el mundo de la información ha estado involucrado con el campo de la criptografía, enfocada a proteger cualquier campo a través de diversas soluciones de cifrado. Estos enfoques se han fortalecido debido a la unificación optimizada de teorías matemáticas modernas y prácticas eficaces de hardware, siendo posible su implementación en varias plataformas (microprocesador, ASIC, FPGA, etc.). Las necesidades y requisitos de seguridad en la industria son las principales métricas de conducción en el diseño electrónico, con el objetivo de promover la fabricación de productos de gran alcance sin sacrificar la seguridad de los clientes. Sin embargo, una vulnerabilidad en la implementación práctica encontrada por el Prof. Paul Kocher, et al en 1996 implica que un circuito digital es inherentemente vulnerable a un ataque no convencional, lo cual fue nombrado posteriormente como ataque de canal lateral, debido a su fuente de análisis. Sin embargo, algunas críticas sobre los algoritmos criptográficos teóricamente seguros surgieron casi inmediatamente después de este descubrimiento. En este sentido, los circuitos digitales consisten típicamente en un gran número de celdas lógicas fundamentales (como MOS - Metal Oxide Semiconductor), construido sobre un sustrato de silicio durante la fabricación. La lógica de los circuitos se realiza en función de las innumerables conmutaciones de estas células. Este mecanismo provoca inevitablemente cierta emanación física especial que puede ser medida y correlacionada con el comportamiento interno del circuito. SCA se puede utilizar para revelar datos confidenciales (por ejemplo, la criptografía de claves), analizar la arquitectura lógica, el tiempo e incluso inyectar fallos malintencionados a los circuitos que se implementan en sistemas embebidos, como FPGAs, ASICs, o tarjetas inteligentes. Mediante el uso de la comparación de correlación entre la cantidad de fuga estimada y las fugas medidas de forma real, información confidencial puede ser reconstruida en mucho menos tiempo y computación. Para ser precisos, SCA básicamente cubre una amplia gama de tipos de ataques, como los análisis de consumo de energía y radiación ElectroMagnética (EM). Ambos se basan en análisis estadístico y, por lo tanto, requieren numerosas muestras. Los algoritmos de cifrado no están intrínsecamente preparados para ser resistentes ante SCA. Es por ello que se hace necesario durante la implementación de circuitos integrar medidas que permitan camuflar las fugas a través de "canales laterales". Las medidas contra SCA están evolucionando junto con el desarrollo de nuevas técnicas de ataque, así como la continua mejora de los dispositivos electrónicos. Las características físicas requieren contramedidas sobre la capa física, que generalmente se pueden clasificar en soluciones intrínsecas y extrínsecas. Contramedidas extrínsecas se ejecutan para confundir la fuente de ataque mediante la integración de ruido o mala alineación de la actividad interna. Comparativamente, las contramedidas intrínsecas están integradas en el propio algoritmo, para modificar la aplicación con el fin de minimizar las fugas medibles, o incluso hacer que dichas fugas no puedan ser medibles. Ocultación y Enmascaramiento son dos técnicas típicas incluidas en esta categoría. Concretamente, el enmascaramiento se aplica a nivel algorítmico, para alterar los datos intermedios sensibles con una máscara de manera reversible. A diferencia del enmascaramiento lineal, las operaciones no lineales que ampliamente existen en criptografías modernas son difíciles de enmascarar. Dicho método de ocultación, que ha sido verificado como una solución efectiva, comprende principalmente la codificación en doble carril, que está ideado especialmente para aplanar o eliminar la fuga dependiente de dato en potencia o en EM. En esta tesis doctoral, además de la descripción de las metodologías de ataque, se han dedicado grandes esfuerzos sobre la estructura del prototipo de la lógica propuesta, con el fin de realizar investigaciones enfocadas a la seguridad sobre contramedidas de arquitectura a nivel lógico. Una característica de SCA reside en el formato de las fuentes de fugas. Un típico ataque de canal lateral se refiere al análisis basado en la potencia, donde la capacidad fundamental del transistor MOS y otras capacidades parásitas son las fuentes esenciales de fugas. Por lo tanto, una lógica robusta resistente a SCA debe eliminar o mitigar las fugas de estas micro-unidades, como las puertas lógicas básicas, los puertos I/O y las rutas. Las herramientas EDA proporcionadas por los vendedores manipulan la lógica desde un nivel más alto, en lugar de realizarlo desde el nivel de puerta, donde las fugas de canal lateral se manifiestan. Por lo tanto, las implementaciones clásicas apenas satisfacen estas necesidades e inevitablemente atrofian el prototipo. Por todo ello, la implementación de un esquema de diseño personalizado y flexible ha de ser tomado en cuenta. En esta tesis se presenta el diseño y la implementación de una lógica innovadora para contrarrestar SCA, en la que se abordan 3 aspectos fundamentales: I. Se basa en ocultar la estrategia sobre el circuito en doble carril a nivel de puerta para obtener dinámicamente el equilibrio de las fugas en las capas inferiores; II. Esta lógica explota las características de la arquitectura de las FPGAs, para reducir al mínimo el gasto de recursos en la implementación; III. Se apoya en un conjunto de herramientas asistentes personalizadas, incorporadas al flujo genérico de diseño sobre FPGAs, con el fin de manipular los circuitos de forma automática. El kit de herramientas de diseño automático es compatible con la lógica de doble carril propuesta, para facilitar la aplicación práctica sobre la familia de FPGA del fabricante Xilinx. En este sentido, la metodología y las herramientas son flexibles para ser extendido a una amplia gama de aplicaciones en las que se desean obtener restricciones mucho más rígidas y sofisticadas a nivel de puerta o rutado. En esta tesis se realiza un gran esfuerzo para facilitar el proceso de implementación y reparación de lógica de doble carril genérica. La viabilidad de las soluciones propuestas es validada mediante la selección de algoritmos criptográficos ampliamente utilizados, y su evaluación exhaustiva en comparación con soluciones anteriores. Todas las propuestas están respaldadas eficazmente a través de ataques experimentales con el fin de validar las ventajas de seguridad del sistema. El presente trabajo de investigación tiene la intención de cerrar la brecha entre las barreras de implementación y la aplicación efectiva de lógica de doble carril. En esencia, a lo largo de esta tesis se describirá un conjunto de herramientas de implementación para FPGAs que se han desarrollado para trabajar junto con el flujo de diseño genérico de las mismas, con el fin de lograr crear de forma innovadora la lógica de doble carril. Un nuevo enfoque en el ámbito de la seguridad en el cifrado se propone para obtener personalización, automatización y flexibilidad en el prototipo de circuito de bajo nivel con granularidad fina. Las principales contribuciones del presente trabajo de investigación se resumen brevemente a continuación: Lógica de Precharge Absorbed-DPL logic: El uso de la conversión de netlist para reservar LUTs libres para ejecutar la señal de precharge y Ex en una lógica DPL. Posicionamiento entrelazado Row-crossed con pares idénticos de rutado en redes de doble carril, lo que ayuda a aumentar la resistencia frente a la medición EM selectiva y mitigar los impactos de las variaciones de proceso. Ejecución personalizada y herramientas de conversión automática para la generación de redes idénticas para la lógica de doble carril propuesta. (a) Para detectar y reparar conflictos en las conexiones; (b) Detectar y reparar las rutas asimétricas. (c) Para ser utilizado en otras lógicas donde se requiere un control estricto de las interconexiones en aplicaciones basadas en Xilinx. Plataforma CPA de pruebas personalizadas para el análisis de EM y potencia, incluyendo la construcción de dicha plataforma, el método de medición y análisis de los ataques. Análisis de tiempos para cuantificar los niveles de seguridad. División de Seguridad en la conversión parcial de un sistema de cifrado complejo para reducir los costes de la protección. Prueba de concepto de un sistema de calefacción auto-adaptativo para mitigar los impactos eléctricos debido a la variación del proceso de silicio de manera dinámica. La presente tesis doctoral se encuentra organizada tal y como se detalla a continuación: En el capítulo 1 se abordan los fundamentos de los ataques de canal lateral, que abarca desde conceptos básicos de teoría de modelos de análisis, además de la implementación de la plataforma y la ejecución de los ataques. En el capítulo 2 se incluyen las estrategias de resistencia SCA contra los ataques de potencia diferencial y de EM. Además de ello, en este capítulo se propone una lógica en doble carril compacta y segura como contribución de gran relevancia, así como también se presentará la transformación lógica basada en un diseño a nivel de puerta. Por otra parte, en el Capítulo 3 se abordan los desafíos relacionados con la implementación de lógica en doble carril genérica. Así mismo, se describirá un flujo de diseño personalizado para resolver los problemas de aplicación junto con una herramienta de desarrollo automático de aplicaciones propuesta, para mitigar las barreras de diseño y facilitar los procesos. En el capítulo 4 se describe de forma detallada la elaboración e implementación de las herramientas propuestas. Por otra parte, la verificación y validaciones de seguridad de la lógica propuesta, así como un sofisticado experimento de verificación de la seguridad del rutado, se describen en el capítulo 5. Por último, un resumen de las conclusiones de la tesis y las perspectivas como líneas futuras se incluyen en el capítulo 6. Con el fin de profundizar en el contenido de la tesis doctoral, cada capítulo se describe de forma más detallada a continuación: En el capítulo 1 se introduce plataforma de implementación hardware además las teorías básicas de ataque de canal lateral, y contiene principalmente: (a) La arquitectura genérica y las características de la FPGA a utilizar, en particular la Xilinx Virtex-5; (b) El algoritmo de cifrado seleccionado (un módulo comercial Advanced Encryption Standard (AES)); (c) Los elementos esenciales de los métodos de canal lateral, que permiten revelar las fugas de disipación correlacionadas con los comportamientos internos; y el método para recuperar esta relación entre las fluctuaciones físicas en los rastros de canal lateral y los datos internos procesados; (d) Las configuraciones de las plataformas de pruebas de potencia / EM abarcadas dentro de la presente tesis. El contenido de esta tesis se amplia y profundiza a partir del capítulo 2, en el cual se abordan varios aspectos claves. En primer lugar, el principio de protección de la compensación dinámica de la lógica genérica de precarga de doble carril (Dual-rail Precharge Logic-DPL) se explica mediante la descripción de los elementos compensados a nivel de puerta. En segundo lugar, la lógica PA-DPL es propuesta como aportación original, detallando el protocolo de la lógica y un caso de aplicación. En tercer lugar, dos flujos de diseño personalizados se muestran para realizar la conversión de doble carril. Junto con ello, se aclaran las definiciones técnicas relacionadas con la manipulación por encima de la netlist a nivel de LUT. Finalmente, una breve discusión sobre el proceso global se aborda en la parte final del capítulo. El Capítulo 3 estudia los principales retos durante la implementación de DPLs en FPGAs. El nivel de seguridad de las soluciones de resistencia a SCA encontradas en el estado del arte se ha degenerado debido a las barreras de implantación a través de herramientas EDA convencionales. En el escenario de la arquitectura FPGA estudiada, se discuten los problemas de los formatos de doble carril, impactos parásitos, sesgo tecnológico y la viabilidad de implementación. De acuerdo con estas elaboraciones, se plantean dos problemas: Cómo implementar la lógica propuesta sin penalizar los niveles de seguridad, y cómo manipular un gran número de celdas y automatizar el proceso. El PA-DPL propuesto en el capítulo 2 se valida con una serie de iniciativas, desde características estructurales como doble carril entrelazado o redes de rutado clonadas, hasta los métodos de aplicación tales como las herramientas de personalización y automatización de EDA. Por otra parte, un sistema de calefacción auto-adaptativo es representado y aplicado a una lógica de doble núcleo, con el fin de ajustar alternativamente la temperatura local para equilibrar los impactos negativos de la variación del proceso durante la operación en tiempo real. El capítulo 4 se centra en los detalles de la implementación del kit de herramientas. Desarrollado sobre una API third-party, el kit de herramientas personalizado es capaz de manipular los elementos de la lógica de circuito post P&R ncd (una versión binaria ilegible del xdl) convertido al formato XDL Xilinx. El mecanismo y razón de ser del conjunto de instrumentos propuestos son cuidadosamente descritos, que cubre la detección de enrutamiento y los enfoques para la reparación. El conjunto de herramientas desarrollado tiene como objetivo lograr redes de enrutamiento estrictamente idénticos para la lógica de doble carril, tanto para posicionamiento separado como para el entrelazado. Este capítulo particularmente especifica las bases técnicas para apoyar las implementaciones en los dispositivos de Xilinx y su flexibilidad para ser utilizado sobre otras aplicaciones. El capítulo 5 se enfoca en la aplicación de los casos de estudio para la validación de los grados de seguridad de la lógica propuesta. Se discuten los problemas técnicos detallados durante la ejecución y algunas nuevas técnicas de implementación. (a) Se discute el impacto en el proceso de posicionamiento de la lógica utilizando el kit de herramientas propuesto. Diferentes esquemas de implementación, tomando en cuenta la optimización global en seguridad y coste, se verifican con los experimentos con el fin de encontrar los planes de posicionamiento y reparación optimizados; (b) las validaciones de seguridad se realizan con los métodos de correlación y análisis de tiempo; (c) Una táctica asintótica se aplica a un núcleo AES sobre BCDL estructurado para validar de forma sofisticada el impacto de enrutamiento sobre métricas de seguridad; (d) Los resultados preliminares utilizando el sistema de calefacción auto-adaptativa sobre la variación del proceso son mostrados; (e) Se introduce una aplicación práctica de las herramientas para un diseño de cifrado completa. Capítulo 6 incluye el resumen general del trabajo presentado dentro de esta tesis doctoral. Por último, una breve perspectiva del trabajo futuro se expone, lo que puede ampliar el potencial de utilización de las contribuciones de esta tesis a un alcance más allá de los dominios de la criptografía en FPGAs. ABSTRACT This PhD thesis mainly concentrates on countermeasure techniques related to the Side Channel Attack (SCA), which has been put forward to academic exploitations since 17 years ago. The related research has seen a remarkable growth in the past decades, while the design of solid and efficient protection still curiously remain as an open research topic where more reliable initiatives are required for personal information privacy, enterprise and national data protections. The earliest documented usage of secret code can be traced back to around 1700 B.C., when the hieroglyphs in ancient Egypt are scribed in inscriptions. Information security always gained serious attention from diplomatic or military intelligence transmission. Due to the rapid evolvement of modern communication technique, crypto solution was first incorporated by electronic signal to ensure the confidentiality, integrity, availability, authenticity and non-repudiation of the transmitted contexts over unsecure cable or wireless channels. Restricted to the computation power before computer era, simple encryption tricks were practically sufficient to conceal information. However, algorithmic vulnerabilities can be excavated to restore the encoding rules with affordable efforts. This fact motivated the development of modern cryptography, aiming at guarding information system by complex and advanced algorithms. The appearance of computers has greatly pushed forward the invention of robust cryptographies, which efficiently offers resistance relying on highly strengthened computing capabilities. Likewise, advanced cryptanalysis has greatly driven the computing technologies in turn. Nowadays, the information world has been involved into a crypto world, protecting any fields by pervasive crypto solutions. These approaches are strong because of the optimized mergence between modern mathematical theories and effective hardware practices, being capable of implement crypto theories into various platforms (microprocessor, ASIC, FPGA, etc). Security needs from industries are actually the major driving metrics in electronic design, aiming at promoting the construction of systems with high performance without sacrificing security. Yet a vulnerability in practical implementation found by Prof. Paul Kocher, et al in 1996 implies that modern digital circuits are inherently vulnerable to an unconventional attack approach, which was named as side-channel attack since then from its analysis source. Critical suspicions to theoretically sound modern crypto algorithms surfaced almost immediately after this discovery. To be specifically, digital circuits typically consist of a great number of essential logic elements (as MOS - Metal Oxide Semiconductor), built upon a silicon substrate during the fabrication. Circuit logic is realized relying on the countless switch actions of these cells. This mechanism inevitably results in featured physical emanation that can be properly measured and correlated with internal circuit behaviors. SCAs can be used to reveal the confidential data (e.g. crypto-key), analyze the logic architecture, timing and even inject malicious faults to the circuits that are implemented in hardware system, like FPGA, ASIC, smart Card. Using various comparison solutions between the predicted leakage quantity and the measured leakage, secrets can be reconstructed at much less expense of time and computation. To be precisely, SCA basically encloses a wide range of attack types, typically as the analyses of power consumption or electromagnetic (EM) radiation. Both of them rely on statistical analyses, and hence require a number of samples. The crypto algorithms are not intrinsically fortified with SCA-resistance. Because of the severity, much attention has to be taken into the implementation so as to assemble countermeasures to camouflage the leakages via "side channels". Countermeasures against SCA are evolving along with the development of attack techniques. The physical characteristics requires countermeasures over physical layer, which can be generally classified into intrinsic and extrinsic vectors. Extrinsic countermeasures are executed to confuse the attacker by integrating noise, misalignment to the intra activities. Comparatively, intrinsic countermeasures are built into the algorithm itself, to modify the implementation for minimizing the measurable leakage, or making them not sensitive any more. Hiding and Masking are two typical techniques in this category. Concretely, masking applies to the algorithmic level, to alter the sensitive intermediate values with a mask in reversible ways. Unlike the linear masking, non-linear operations that widely exist in modern cryptographies are difficult to be masked. Approved to be an effective counter solution, hiding method mainly mentions dual-rail logic, which is specially devised for flattening or removing the data-dependent leakage in power or EM signatures. In this thesis, apart from the context describing the attack methodologies, efforts have also been dedicated to logic prototype, to mount extensive security investigations to countermeasures on logic-level. A characteristic of SCA resides on the format of leak sources. Typical side-channel attack concerns the power based analysis, where the fundamental capacitance from MOS transistors and other parasitic capacitances are the essential leak sources. Hence, a robust SCA-resistant logic must eliminate or mitigate the leakages from these micro units, such as basic logic gates, I/O ports and routings. The vendor provided EDA tools manipulate the logic from a higher behavioral-level, rather than the lower gate-level where side-channel leakage is generated. So, the classical implementations barely satisfy these needs and inevitably stunt the prototype. In this case, a customized and flexible design scheme is appealing to be devised. This thesis profiles an innovative logic style to counter SCA, which mainly addresses three major aspects: I. The proposed logic is based on the hiding strategy over gate-level dual-rail style to dynamically overbalance side-channel leakage from lower circuit layer; II. This logic exploits architectural features of modern FPGAs, to minimize the implementation expenses; III. It is supported by a set of assistant custom tools, incorporated by the generic FPGA design flow, to have circuit manipulations in an automatic manner. The automatic design toolkit supports the proposed dual-rail logic, facilitating the practical implementation on Xilinx FPGA families. While the methodologies and the tools are flexible to be expanded to a wide range of applications where rigid and sophisticated gate- or routing- constraints are desired. In this thesis a great effort is done to streamline the implementation workflow of generic dual-rail logic. The feasibility of the proposed solutions is validated by selected and widely used crypto algorithm, for thorough and fair evaluation w.r.t. prior solutions. All the proposals are effectively verified by security experiments. The presented research work attempts to solve the implementation troubles. The essence that will be formalized along this thesis is that a customized execution toolkit for modern FPGA systems is developed to work together with the generic FPGA design flow for creating innovative dual-rail logic. A method in crypto security area is constructed to obtain customization, automation and flexibility in low-level circuit prototype with fine-granularity in intractable routings. Main contributions of the presented work are summarized next: Precharge Absorbed-DPL logic: Using the netlist conversion to reserve free LUT inputs to execute the Precharge and Ex signal in a dual-rail logic style. A row-crossed interleaved placement method with identical routing pairs in dual-rail networks, which helps to increase the resistance against selective EM measurement and mitigate the impacts from process variations. Customized execution and automatic transformation tools for producing identical networks for the proposed dual-rail logic. (a) To detect and repair the conflict nets; (b) To detect and repair the asymmetric nets. (c) To be used in other logics where strict network control is required in Xilinx scenario. Customized correlation analysis testbed for EM and power attacks, including the platform construction, measurement method and attack analysis. A timing analysis based method for quantifying the security grades. A methodology of security partitions of complex crypto systems for reducing the protection cost. A proof-of-concept self-adaptive heating system to mitigate electrical impacts over process variations in dynamic dual-rail compensation manner. The thesis chapters are organized as follows: Chapter 1 discusses the side-channel attack fundamentals, which covers from theoretic basics to analysis models, and further to platform setup and attack execution. Chapter 2 centers to SCA-resistant strategies against generic power and EM attacks. In this chapter, a major contribution, a compact and secure dual-rail logic style, will be originally proposed. The logic transformation based on bottom-layer design will be presented. Chapter 3 is scheduled to elaborate the implementation challenges of generic dual-rail styles. A customized design flow to solve the implementation problems will be described along with a self-developed automatic implementation toolkit, for mitigating the design barriers and facilitating the processes. Chapter 4 will originally elaborate the tool specifics and construction details. The implementation case studies and security validations for the proposed logic style, as well as a sophisticated routing verification experiment, will be described in Chapter 5. Finally, a summary of thesis conclusions and perspectives for future work are included in Chapter 5. To better exhibit the thesis contents, each chapter is further described next: Chapter 1 provides the introduction of hardware implementation testbed and side-channel attack fundamentals, and mainly contains: (a) The FPGA generic architecture and device features, particularly of Virtex-5 FPGA; (b) The selected crypto algorithm - a commercially and extensively used Advanced Encryption Standard (AES) module - is detailed; (c) The essentials of Side-Channel methods are profiled. It reveals the correlated dissipation leakage to the internal behaviors, and the method to recover this relationship between the physical fluctuations in side-channel traces and the intra processed data; (d) The setups of the power/EM testing platforms enclosed inside the thesis work are given. The content of this thesis is expanded and deepened from chapter 2, which is divided into several aspects. First, the protection principle of dynamic compensation of the generic dual-rail precharge logic is explained by describing the compensated gate-level elements. Second, the novel DPL is originally proposed by detailing the logic protocol and an implementation case study. Third, a couple of custom workflows are shown next for realizing the rail conversion. Meanwhile, the technical definitions that are about to be manipulated above LUT-level netlist are clarified. A brief discussion about the batched process is given in the final part. Chapter 3 studies the implementation challenges of DPLs in FPGAs. The security level of state-of-the-art SCA-resistant solutions are decreased due to the implementation barriers using conventional EDA tools. In the studied FPGA scenario, problems are discussed from dual-rail format, parasitic impact, technological bias and implementation feasibility. According to these elaborations, two problems arise: How to implement the proposed logic without crippling the security level; and How to manipulate a large number of cells and automate the transformation. The proposed PA-DPL in chapter 2 is legalized with a series of initiatives, from structures to implementation methods. Furthermore, a self-adaptive heating system is depicted and implemented to a dual-core logic, assumed to alternatively adjust local temperature for balancing the negative impacts from silicon technological biases on real-time. Chapter 4 centers to the toolkit system. Built upon a third-party Application Program Interface (API) library, the customized toolkit is able to manipulate the logic elements from post P&R circuit (an unreadable binary version of the xdl one) converted to Xilinx xdl format. The mechanism and rationale of the proposed toolkit are carefully convoyed, covering the routing detection and repairing approaches. The developed toolkit aims to achieve very strictly identical routing networks for dual-rail logic both for separate and interleaved placement. This chapter particularly specifies the technical essentials to support the implementations in Xilinx devices and the flexibility to be expanded to other applications. Chapter 5 focuses on the implementation of the case studies for validating the security grades of the proposed logic style from the proposed toolkit. Comprehensive implementation techniques are discussed. (a) The placement impacts using the proposed toolkit are discussed. Different execution schemes, considering the global optimization in security and cost, are verified with experiments so as to find the optimized placement and repair schemes; (b) Security validations are realized with correlation, timing methods; (c) A systematic method is applied to a BCDL structured module to validate the routing impact over security metric; (d) The preliminary results using the self-adaptive heating system over process variation is given; (e) A practical implementation of the proposed toolkit to a large design is introduced. Chapter 6 includes the general summary of the complete work presented inside this thesis. Finally, a brief perspective for the future work is drawn which might expand the potential utilization of the thesis contributions to a wider range of implementation domains beyond cryptography on FPGAs.

Técnicas y materiales de la construcción fortificada altomedieval en el centro de la Península Ibérica: métodos de análisis a través de la arqueología y la historia de la construcción

Esta tesis doctoral tiene como objeto el acercamiento histórico-constructivo a la realidad material de las fortificaciones edificadas en el centro de la Península Ibérica durante los primeros siglos de la Edad Media. El marco geográfico se extiende desde el cauce del río Duero, delimitado por los valles de sus afluentes, el Duratón, al oeste, y el Escalote al este, hasta las cumbres del Sistema Central oriental en su entronque con el Ibérico, para descender por la falda sur de la sierra hasta los valles altos del Lozoya, Jarama y Henares. Siguiendo las demarcaciones actuales, el marco de estudio ocupa parcialmente las provincias de Soria, Guadalajara, Madrid, Segovia, Burgos y Valladolid. Desde un punto de vista cronológico, el espacio temporal se inicia con la conquista musulmana de la Península Ibérica de 711 y culmina con la incorporación definitiva al reino de Castilla de las zonas estudiadas, en torno al año 1150. Se trata de un espacio de transición, tanto desde el punto de vista social como ecológico. Los territorios al sur de la sierra correspondían a los confines septentrionales de la Marca Media de al-Andalus, mientras que la falta norte, los extrema durii, fueron un territorio escasamente poblado y desorganizado, foco de la expansión de los reinos de León y Castilla y zona de conflicto con al-Andalus a principios del siglo X. Un territorio tan amplio y heterogéneo, unido a una compleja evolución histórica y social y la parquedad de las fuentes escritas, ha necesitado de un acercamiento con una metodología de tipo mixto, en la que han convergido las técnicas propias de la documentación histórica, de la arqueología y de la historia de la construcción. Esta metodología parte de un exhaustivo vaciado bibliográfico, tras lo cual se planteó una prospección arqueológica dirigida que permitió realizar un catálogo de elementos fortificados en el área de estudio susceptibles de contener fases altomedievales. Sobre cada uno de los elementos localizados se realizó una toma de datos de tipo gráfico métrico y constructivo. Cruzando los datos recabados en cada edificio con técnicas propias de la estratigrafía e historia de la construcción se identificaron y aislaron las fases de la cronología analizada. Entre las fortificaciones que evidenciaron fases altomedievales y atendiendo a su singularidad, representatividad y calidad estratigráfica se ha profundizado en el análisis de nueve casos de estudio: el conjunto fortificado de Atienza, el castillo de Cogolludo, el recinto amurallado de Buitrago de Lozoya, el castillo de Caracena, la iglesia parroquial de la Inmaculada Concepción de Mezquetillas, la alcazaba de Gormaz, la torre de San Andrés de Sepúlveda, la iglesia parroquial de San Miguel de Ayllón y la fortificación rupestre de Alcolea de las Peñas. La investigación ha servido para dos fines principales. El primero se centra en el aspecto material. En este sentido no solo se ha identificado la presencia o ausencia de fases altomedievales en cado uno de los edificio lo que ha permitido realizar una lectura territorial, la caracterización de las diferentes técnicas y materiales constructivos y valorar la posibilidad de establecer una cronotipología. El segundo se centra en aspectos históricos y sociales. La vinculación de estos restos materiales con la documentación histórica ha devenido en un medio para conocer la historia de las gentes que construyeron estos edificios, la motivación que les llevó a emprender tales proyectos, así como el contexto en el que cada una de estas fortificaciones desempeñó las funciones para las que fue creada. Este estudio ha puesto de manifiesto la ruptura que supuso la ocupación estatal de esta zona por parte del ejército cordobés desde mediados del siglo X, tanto desde el punto de vista social como constructivo. Se ha podido documentar materialmente esta ocupación tras la restauración de Medinaceli, en torno a 946, y la sucedida tras la toma de Sepúlveda por parte de Almanzor en 984, diferenciándose claramente las técnicas constructivas propias de este momento, ejecutadas directamente por talleres foráneos, procedentes de Córdoba y Toledo. La posición estratigráfica de estas fábricas diagnósticas ha permito identificar fases constructivas inmediatamente anteriores y posteriores a este momento. También se ha podido comprobar la hipótesis inicial en relación a la pérdida de conocimientos constructivos durante el final de la Antigüedad y los primeros siglos del medievo en la zona estudiada. La sillería y la explotación de canteras, así como el ciclo productivo del ladrillo por completo, son recuperados sin recurrir a un sustrato tecnológico local, propiciados de manera efímera por la ocupación califal. Cuando se produce el desmembramiento del califato a partir del año 1010 estas técnicas se vuelven a abandonar. A finales del siglo XI y principios del siglo XII se produce un nuevo cambio en la construcción, recuperándose de nuevo estas técnicas de la mano del románico y del establecimiento de la red parroquial diocesana. En una zona y periodo histórico apenas explotado por la investigación, esta tesis doctoral busca no solo establecer una metodología de trabajo sino sentar las bases para futuros estudios, tanto desde el punto de vista particular, profundizando en el estudio constructivo y estratigráfico de cada uno de los elementos recogidos, como en otros aspectos más trasversales. ABSTRACT This doctoral thesis has a constructive historical material approach to the reality of the fortifications built in the center of the Iberian Peninsula during the first centuries of the middle Ages. The geographical framework extends from the Duero´s riverbed, bounded by the valleys of its tributaries, the Duratón on the west, and the Escalote on the east, until to the peaks of the eastern Central System at its connection with the Iberian, to descend the hillside of the mountain range to the high valleys of Lozoya, Jarama and Henares. Following the current demarcations under this framework study, partially cover the provinces of Soria, Guadalajara, Madrid, Segovia, Burgos and Valladolid. From a chronological point of view, the temporal space began with the Muslim conquest of the Iberian Peninsula in 711 A.D and ends with the final incorporation into the Kingdom of Castile in the studied areas, around the year 1150 A.D. It is a transitional gathering point, both socially and ecologically. The southern territories of the Sierra or mountain range corresponded to the northern boundaries of the Middle mark of al- Andalus , while the northern missing, the extrema Durii , were a disorganized sparsely populated territory and point of the expansion of the kingdoms of Leon and Castile and zone of conflict with al- Andalus at the beginning of the tenth century. Such a wide and diverse territory, connected with a complex historical, social evolution and the lack of written sources , has required an approach with a mixed type methodology, which have converged the techniques of historical documentation of the archeology and building history. This methodology comes from a comprehensive bibliographic study, after which an archaeological survey was directed that allowed building a fortified elements ‘catalog in the study area likely to contain high medieval period phases were raised. On each of the elements located one metric data collection and constructive graphic type was performed. Checking against the data collected in each building with its own history of stratigraphy and construction techniques and finally, they were identified and isolated the timing analysis phases. Among the early medieval fortifications that showed high period Medieval phases and according to its uniqueness , representativeness and stratigraphy’s quality of the nine case studies : the fortified complex of Atienza, Cogolludo Castle, the Buitrago de Lozoya´s walled enclosure , the Caracena´s castle , the Mezquetillas´ parish church, the Gormaz´s fortress, the San Andres toser in Sepulveda, the church of San Miguel de Ayllón and the Alcolea de las Peñas´ rock fortress. This research study has served two main purposes. The first focuses on the material side. In this sense it does not only identified the presence or absence of early medieval period phases in each one of the building, which has allowed a territorial reading and the characterization of the different construction techniques and materials, but it also assess the possibility of establishing a chrono–typology. The second focuses on historical and social aspects. The bound of these materials remains with the historical documentation has become a means to know the history of the people who built these buildings, the motivation that led them to undertake such projects as well as the context in which each of these fortifications played the functions for which it was created. This study has revealed the breach that led to the state occupation of the Cordovan army in this area by since mid-tenth century, from the social point of view and also from the structural one. It has been materially document this occupation after the restoration of Medinaceli, around 946, and succeeded after taking Sepulveda by Almanzor in 984, clearly differentiating their own building techniques currently implemented directly by foreign workshops, from Cordova and Toledo. The stratigraphic position of these factories has made it possible to identify earlier and later construction phases at this time. It has also been able to verify the initial hypothesis in relation with constructive knowledge loss during late antiquity and early medieval centuries in the studied area. Also ashlar, masonries as well as the brick production is recovered without resorting to a local technological substrate, fleetingly brought about by the Caliphate occupation. When the dismemberment of the Caliphate is produced from the year 1010 these techniques were abandoned again. In the late eleventh and early twelfth century these techniques are recovered from Romanesque and a new change came, also from the establishment of the diocesan parish network. In one historical period that has been hardly exploited by research, this thesis seeks not only to establish a working methodology but lay the groundwork for future studies, both from the particular point of view, paying special attention in the constructive and stratigraphic studies of each of the evidence collected , and additionally in other more transversal aspects.

The outburst decay of the low magnetic field magnetar SGR 0418+5729

We report on the long-term X-ray monitoring of the outburst decay of the low magnetic field magnetar SGR 0418+5729 using all the available X-ray data obtained with RXTE, Swift, Chandra, and XMM-Newton observations from the discovery of the source in 2009 June up to 2012 August. The timing analysis allowed us to obtain the first measurement of the period derivative of SGR 0418+5729: ˙ P = 4(1) × 10−15 s s−1, significant at a ∼3.5σ confidence level. This leads to a surface dipolar magnetic field of Bdip 6 × 1012 G. This measurement confirms SGR 0418+5729 as the lowest magnetic field magnetar. Following the flux and spectral evolution from the beginning of the outburst up to ∼1200 days, we observe a gradual cooling of the tiny hot spot responsible for the X-ray emission, from a temperature of ∼0.9 to 0.3 keV. Simultaneously, the X-ray flux decreased by about three orders of magnitude: from about 1.4 × 10−11 to 1.2 × 10−14 erg s−1 cm−2. Deep radio, millimeter, optical, and gamma-ray observations did not detect the source counterpart, implying stringent limits on its multi-band emission, as well as constraints on the presence of a fossil disk. By modeling the magneto-thermal secular evolution of SGR 0418+5729, we infer a realistic age of ∼550 kyr, and a dipolar magnetic field at birth of ∼1014 G. The outburst characteristics suggest the presence of a thin twisted bundle with a small heated spot at its base. The bundle untwisted in the first few months following the outburst, while the hot spot decreases in temperature and size. We estimate the outburst rate of low magnetic field magnetars to be about one per year per galaxy, and we briefly discuss the consequences of such a result in several other astrophysical contexts.

A new low magnetic field magnetar: the 2011 outburst of Swift J1822.3–1606

We report on the long-term X-ray monitoring with Swift, RXTE, Suzaku, Chandra, and XMM-Newton of the outburst of the newly discovered magnetar Swift J1822.3–1606 (SGR 1822–1606), from the first observations soon after the detection of the short X-ray bursts which led to its discovery, through the first stages of its outburst decay (covering the time span from 2011 July until the end of 2012 April). We also report on archival ROSAT observations which detected the source during its likely quiescent state, and on upper limits on Swift J1822.3–1606's radio-pulsed and optical emission during outburst, with the Green Bank Telescope and the Gran Telescopio Canarias, respectively. Our X-ray timing analysis finds the source rotating with a period of P = 8.43772016(2) s and a period derivative P = 8.3(2)×10−14 s s−1, which implies an inferred dipolar surface magnetic field of B sime 2.7 × 1013 G at the equator. This measurement makes Swift J1822.3–1606 the second lowest magnetic field magnetar (after SGR 0418+5729). Following the flux and spectral evolution from the beginning of the outburst, we find that the flux decreased by about an order of magnitude, with a subtle softening of the spectrum, both typical of the outburst decay of magnetars. By modeling the secular thermal evolution of Swift J1822.3–1606, we find that the observed timing properties of the source, as well as its quiescent X-ray luminosity, can be reproduced if it was born with a poloidal and crustal toroidal fields of Bp ~ 1.5 × 1014 G and B tor ~ 7 × 1014 G, respectively, and if its current age is ~550 kyr.

3XMM J185246.6+003317: another low magnetic field magnetar

We study the outburst of the newly discovered X-ray transient 3XMMJ185246.6+003317, re-analyzing all available XMM-Newton observations of the source to perform a phase-coherent timing analysis, and derive updated values of the period and period derivative. We find the source rotating at P = 11.55871346(6) s (90% confidence level; at epoch MJD 54728.7) but no evidence for a period derivative in the seven months of outburst decay spanned by the observations. This translates to a 3σ upper limit for the period derivative of ˙ P <1.4×10−13 s s−1, which, assuming the classical magneto-dipolar braking model, gives a limit on the dipolar magnetic field of Bdip < 4.1×1013 G. The X-ray outburst and spectral characteristics of 3XMM J185246.6+003317 confirm its identification as a magnetar, but the magnetic field upper limit we derive defines it as the third “low-B” magnetar discovered in the past 3 yr, after SGR 0418+5729 and Swift J1822.3−1606. We have also obtained an upper limit to the quiescent luminosity (<4×1033 erg s−1), in line with the expectations for an old magnetar. The discovery of this new low field magnetar reaffirms the prediction of about one outburst per year from the hidden population of aged magnetars.