Desenvolvimento e aplicação do algoritmo enxame de partículas na determinação da máxima injeção nodal em redes de energia elétrica

O objetivo desta dissertação é a determinação da máxima injeção nodal numa rede de energia elétrica, ou seja, qual o valor total máximo de potência ativa que é possível injetar e qual a sua distribuição pelos diversos nós da rede simultaneamente. Determinámos esta máxima injeção nodal em duas situações distintas: injeção não simultânea, injetando potência em um só nó de cada vez e injeção simultânea, injetando potência em todos os nós da rede simultaneamente. Sendo este um problema de natureza combinatória, utilizámos para esta determinação o algoritmo conhecido como nuvem ou enxame de partículas, adaptando-o ao nosso problema. Desenvolvemos o software na linguagem de programação Python utilizando o ambiente Eclipse. Para resolver o trânsito de energia utilizámos o programa PSSE University.Para os exemplos de aplicação utilizámos duas redes de energia elétrica, uma de 6 e outra de 14 barramentos. Estas redes foram baseadas nas redes IEEE 6 BUS e IEEE 14 BUS respetivamente. Concluímos que o algoritmo nuvem ou enxame de partículas cumpriu o objetivo traçado, obtendo as melhores soluções para cada um dos casos, máxima injeção nodal não simultânea e máxima injeção nodal simultânea. No contexto deste problema, o parâmetro chave do algoritmo, comprovado pelos ensaios feitos, é a velocidade máxima de deslocação das partículas, tomando valores típicos de 7 a 10 para a rede de 6 barramentos e de 20 a 25 para a de 14 barramentos.

Configurador de sistemas distribuídos de controlo especificados através de redes de Petri IOPT

O objetivo principal deste trabalho é desenvolver um protótipo de ferramenta que permita a geração de ficheiros de configuração de sistemas distribuídos de controlo em plataformas específicas permitindo a integração de um conjunto de componentes previamente definidos. Cada componente é caracterizado como um módulo, identificando-se o conjunto de sinais e eventos de entrada e saída, bem como o seu comportamento, normalmente especificado através de um modelo em redes de Petri IOPT – RdP-IOPT (Input-Output Place-Transitions). O formato PNML (Petri Net Markup Language) será utilizado para a representação de cada componente. Os componentes referidos poderão ser obtidos através de vários métodos, nomeadamente através de ferramentas em desenvolvimento, que se encontram disponíveis em http://gres.uninova.pt/IOPT-Tools/ e também através da sua edição no editor de IOPT, como resultado da partição de um modelo expresso em IOPT, utilizando o editor Snoopy-IOPT em conjugação com a ferramenta SPLIT. Serão considerados várias formas para interligação dos componentes, incluindo-se ligações diretas e wrappers assíncronos num contexto de sistemas Globalmente Assíncronos Localmente Síncronos - GALS bem como diferentes tipos de barramentos e ligações série, incluindo Network-On-Chip específicos. A descrição da interligação entre componentes é gerada automaticamente pela ferramenta desenvolvida, tendo em conta resultados de dissertações de mestrado anteriores. As plataformas especificas de suporte à implementação incluem FPGA’s da serie Xilinx Spartan3,3E e Xilinx Virtex, e várias placas de desenvolvimento.

Uma estratégia para controle e supervisão de processos industriais via Internet

Este trabalho descreve de uma fonna geral a proposta de uma estratégia para controle e supervisão de plantas industriais através da Internet. Tal proposta consiste na apresentação de três contextos distintos: o contexto planta industrial, o contexto servidor e o contexto cliente. O levantamento criterioso de requisitos para cada um dos contextos é apresentado. A união entre as tecnologias Web e os barramentos de campo resultam naturalmente no acesso remoto através da Internet a sistemas de automação industrial, sendo assim, surge uma nova tendência em tennos de supervisão e controle. A motivação para este trabalho surgiu através de alguns estudos de casos presentes na literatura, que disponibilizam laboratórios através da Internet. A maioria destes estudos de caso não possuía os requisitos considerados primordiais para a disponibilização de um processo através da Internet, como por exemplo, a independência de platafonna no lado cliente e um processo de escala industrial no contexto planta industrial. A estratégia proposta tem por objetivo suprir as carências apresentadas pela maioria dos centros de ensino e pesquisa que disponibilizam laboratórios através da Internet. Para validar a estratégia proposta, foi desenvolvido um sistema de acesso remoto no DELET da UFRGS que é constituído de uma Planta Piloto Foundation Fieldbus e sua posterior disponibilização para a Internet Neste trabalho é apresentada sua fundamentação teórica, sua aplicabilidade na área de automação industrial e controle, baseando-se no protocolo de comunicação industrial, o Foundation Fieldbus; descreve-se também como é feito o interfaceamento entre softwares de controle da Planta Piloto e o sistema de supervisão e controle indo até a estrutura de comunicação com a Internet para que se tome possível para o cliente da Internet visualizar e interagir com a Planta Piloto. Configuração de hardware e software e vários outros conceitos ligados às ferramentas utilizadas neste sistema também são abordados neste trabalho.

Operadores aritméticos de baixo consumo para arquiteturas de circuitos DSP

Este trabalho tem como foco a aplicação de técnicas de otimização de potência no alto nível de abstração para circuitos CMOS, e em particular no nível arquitetural e de transferência de registrados (Register Transfer Leve - RTL). Diferentes arquiteturas para projetos especificos de algorítmos de filtros FIR e transformada rápida de Fourier (FFT) são implementadas e comparadas. O objetivo é estabelecer uma metodologia de projeto para baixa potência neste nível de abstração. As técnicas de redução de potência abordadas tem por obetivo a redução da atividade de chaveamento através das técnicas de exploração arquitetural e codificação de dados. Um dos métodos de baixa potência que tem sido largamente utilizado é a codificação de dados para a redução da atividade de chaveamento em barramentos. Em nosso trabalho, é investigado o processo de codificação dos sinais para a obtenção de módulos aritméticos eficientes em termos de potência que operam diretamente com esses códigos. O objetivo não consiste somente na redução da atividade de chavemanto nos barramentos de dados mas também a minimização da complexidade da lógica combinacional dos módulos. Nos algorítmos de filtros FIR e FFT, a representação dos números em complemento de 2 é a forma mais utilizada para codificação de operandos com sinal. Neste trabalho, apresenta-se uma nova arquitetura para operações com sinal que mantém a mesma regularidade um multiplicador array convencional. Essa arquitetura pode operar com números na base 2m, o que permite a redução do número de linhas de produtos parciais, tendo-se desta forma, ganhos significativos em desempenho e redução de potência. A estratégia proposta apresenta resultados significativamente melhores em relação ao estado da arte. A flexibilidade da arquitetura proposta permite a construção de multiplicadores com diferentes valores de m. Dada a natureza dos algoritmos de filtro FIR e FFT, que envolvem o produto de dados por apropriados coeficientes, procura-se explorar o ordenamento ótimo destes coeficientes nos sentido de minimizar o consumo de potência das arquiteturas implementadas.

Redes-em-Chip : arquiteturas e modelos para avaliação de área e desempenho

Com o advento dos processos submicrônicos, a capacidade de integração de transistores tem atingido níveis que possibilitam a construção de um sistema completo em uma única pastilha de silício. Esses sistemas, denominados sistemas integrados, baseiam-se no reuso de blocos previamente projetados e verificados, os quais são chamados de núcleos ou blocos de propriedade intelectual. Os sistemas integrados atuais incluem algumas poucas dezenas de núcleos, os quais são interconectados por meio de arquiteturas de comunicação baseadas em estruturas dedicadas de canais ponto-a-ponto ou em estruturas reutilizáveis constituídas por canais multiponto, denominadas barramentos. Os futuros sistemas integrados irão incluir de dezenas a centenas de núcleos em um mesmo chip com até alguns bilhões de transistores, sendo que, para atender às pressões do mercado e amortizar os custos de projeto entre vários sistemas, é importante que todos os seus componentes sejam reutilizáveis, incluindo a arquitetura de comunicação. Das arquiteturas utilizadas atualmente, o barramento é a única que oferece reusabilidade. Porém, o seu desempenho em comunicação e o seu consumo de energia degradam com o crescimento do sistema. Para atender aos requisitos dos futuros sistemas integrados, uma nova alternativa de arquitetura de comunicação tem sido proposta na comunidade acadêmica. Essa arquitetura, denominada rede-em-chip, baseia-se nos conceitos utilizados nas redes de interconexão para computadores paralelos. Esta tese se situa nesse contexto e apresenta uma arquitetura de rede-em-chip e um conjunto de modelos para a avaliação de área e desempenho de arquiteturas de comunicação para sistemas integrados. A arquitetura apresentada é denominada SoCIN (System-on-Chip Interconnection Network) e apresenta como diferencial o fato de poder ser dimensionada de modo a atender a requisitos de custo e desempenho da aplicação alvo. Os modelos desenvolvidos permitem a estimativa em alto nível da área em silício e do desempenho de arquiteturas de comunicação do tipo barramento e rede-em-chip. São apresentados resultados que demonstram a efetividade das redes-em-chip e indicam as condições que definem a aplicabilidade das mesmas.

Reuse-based test planning for core-based systems-on-chip

Electronic applications are currently developed under the reuse-based paradigm. This design methodology presents several advantages for the reduction of the design complexity, but brings new challenges for the test of the final circuit. The access to embedded cores, the integration of several test methods, and the optimization of the several cost factors are just a few of the several problems that need to be tackled during test planning. Within this context, this thesis proposes two test planning approaches that aim at reducing the test costs of a core-based system by means of hardware reuse and integration of the test planning into the design flow. The first approach considers systems whose cores are connected directly or through a functional bus. The test planning method consists of a comprehensive model that includes the definition of a multi-mode access mechanism inside the chip and a search algorithm for the exploration of the design space. The access mechanism model considers the reuse of functional connections as well as partial test buses, cores transparency, and other bypass modes. The test schedule is defined in conjunction with the access mechanism so that good trade-offs among the costs of pins, area, and test time can be sought. Furthermore, system power constraints are also considered. This expansion of concerns makes it possible an efficient, yet fine-grained search, in the huge design space of a reuse-based environment. Experimental results clearly show the variety of trade-offs that can be explored using the proposed model, and its effectiveness on optimizing the system test plan. Networks-on-chip are likely to become the main communication platform of systemson- chip. Thus, the second approach presented in this work proposes the reuse of the on-chip network for the test of the cores embedded into the systems that use this communication platform. A power-aware test scheduling algorithm aiming at exploiting the network characteristics to minimize the system test time is presented. The reuse strategy is evaluated considering a number of system configurations, such as different positions of the cores in the network, power consumption constraints and number of interfaces with the tester. Experimental results show that the parallelization capability of the network can be exploited to reduce the system test time, whereas area and pin overhead are strongly minimized. In this manuscript, the main problems of the test of core-based systems are firstly identified and the current solutions are discussed. The problems being tackled by this thesis are then listed and the test planning approaches are detailed. Both test planning techniques are validated for the recently released ITC’02 SoC Test Benchmarks, and further compared to other test planning methods of the literature. This comparison confirms the efficiency of the proposed methods.

Modelos para o mapeamento de aplicações em infra-estruturas de comunicação intrachip

O projeto de sistemas intrachip (SoCs) é uma atividade de alto grau de complexidade, dados a dimensão de SoCs, na ordem do bilhão de transistores, os requisitos de tempo de desenvolvimento e de consumo de energia, entre outros fatores. A forma de dominar a complexidade de projeto de SoCs inclui dividir a funcionalidade do sistema em módulos de menor complexidade, denominados de núcleos de propriedade intelectual (núcleos IP), interligados por uma infra-estrutura de comunicação. Enquanto núcleos IP podem ser reusados de outros projetos ou adquiridos de terceiros, a infra-estrutura de comunicação deve sempre ser desenvolvida de forma personalizada para cada SoC. O presente trabalho volta-se para o projeto de infraestruturas de comunicação eficientes. Questões importantes neste contexto são a eficiência da comunicação, refletida e.g. em medidas de vazão e latência, a redução de área de silício para implementar a comunicação, e a redução da energia consumida na comunicação. Estas questões dependem da escolha da infra-estrutura de comunicação. Barramentos são as infra-estruturas mais usadas nas comunicações intrachip, mas têm sido consideradas como pouco adequadas para servir a necessidade de comunicação de SoCs futuros. Redes intrachip vêm emergindo como um possível melhor candidato. Nesta infra-estrutura de comunicação, um problema a ser resolvido é o posicionamento relativo de núcleos IP dentro da rede, visando otimizar desempenho e reduzir o consumo de energia, no que se denomina aqui problema de mapeamento. Dada a complexidade deste problema, considera-se fundamental dispor de modelos para capturar as características da infra-estrutura de comunicação, bem como da aplicação que a emprega A principal contribuição deste trabalho é propor e avaliar um conjunto de modelos de computação voltados para a solução do problema de mapeamento de núcleos de propriedade intelectual sobre uma infra-estrutura de comunicação. Três modelos são propostos (CDM, CDCM e ECWM) e comparados, entre si e com três outros disponíveis na literatura (CWM, CTM e ACPM). Embora os modelos sejam genéricos, os estudos de caso restringem-se aqui a infra-estruturas de comunicação do tipo rede intrachip. Dada a diversidade de modelos de mapeamento, propõe-se uma segunda contribuição, o metamodelo Quantidade, Ordem, Dependência (QOD), que relaciona modelos de mapeamento usando os critérios expressos na denominação QOD. Considerando o alto grau de abstração dos modelos empregados, julga-se necessário prover uma conexão com níveis inferiores da hierarquia de projeto. Neste sentido, uma terceira contribuição original do presente trabalho é a proposta de modelos de consumo de energia e tempo de comunicação para redes intrachip. Visando demonstrar a validade de todos os modelos propostos, foram desenvolvidos métodos de uso destes na solução do problema de mapeamento, o que constitui uma quarta contribuição. Estes métodos incluem algoritmos de mapeamento, estimativas de tempo de execução, consumo de energia e caminhos críticos em infra-estruturas de comunicação. Como quinta contribuição, propõe-se o framework CAFES, que integra os métodos desenvolvidos e os modelos de mapeamento em algoritmos computacionais. Uma última contribuição do presente trabalho é um método habilitando a estimativa de consumo de energia para infra-estruturas de comunicação e sua implementação como uma ferramenta computacional.

Arquitetura em hardware para co-processamento de tarefas em sistema operacional tempo real

Os sistemas operacionais de tempo real, assim como os sistemas embarcados, estão inseridos no desenvolvimento de projetos de automação industrial segmentado em diversas áreas de pesquisa como, por exemplo, robótica, telecomunicações, e barramentos industriais. As aplicações de sistemas modernos de controle e automação necessitam de alta confiabilidade, velocidade de comunicação, além de, determinismo temporal. Sistemas operacionais de tempo real (SOTR) têm-se apresentado como uma solução confiável quando aplicadas em sistemas que se fundamentam no cumprimento de requisitos temporais. Além disso, o desempenho computacional é totalmente dependente da capacidade operacional da unidade de processamento. Em um sistema monoprocessado, parte da capacidade computacional da unidade de processamento é utilizada em atividades administrativas, como por exemplo, processos de chaveamento e salvamento de contexto. Em decorrência disto, surge a sobrecarga computacional como fator preponderante para o desempenho do sistema. Este trabalho tem por objetivo, analisar e fornecer uma arquitetura alternativa para realizar o co-processamento de tarefas em uma plataforma IBM-PC, aumentando a capacidade computacional do microprocessador principal. No presente trabalho, a plataforma de coprocessamento realiza a execução do algoritmo de escalonamento do sistema operacional, desta forma distribuiu-se o gerenciamento temporal das tarefas entre a plataforma IBM-PC e a unidade de co-processamento.

Características do escoamento ao longo de uma escada de peixes do tipo ranhura vertical

Sucessivos barramentos ao longo de um rio impedem a migração, fenômeno característico de algumas espécies de peixes. Essa interrupção pode provocar a extinção local de espécies migratórias de peixes e acentuada queda da produção pesqueira. Mecanismos de Transposição para Peixes (MTP) são estruturas capazes de mitigar os efeitos negativos desses barramentos, possibilitando a transposição segura dessas espécies através dos barramentos. Esta pesquisa visou a compreensão do funcionamento de um MTP conhecido como escada para peixes do tipo ranhura vertical. Para tanto, foram realizados experimentos em uma estrutura de laboratório, geometricamente semelhante à Escada de Peixes do tipo Ranhura Vertical do reservatório da UHE de Igarapava/MG. Foram realizados experimentos em diversas vazões para a verificação do regime de escoamento ao longo da estrutura e para a determinação dos parâmetros hidráulicos de vazão adimensional, de coeficiente de descarga e de coeficiente de cisalhamento, que foram comparados aos encontrados na bibliografia. Por meio desses ensaios foi possível sugerir equações simplificadas para esses parâmetros Também foram executados ensaios a vazão constante para gerar mapas de distribuição de velocidades médias e de pressões dentro de um tanque da estrutura. A vazão constante também foram medidos valores de altura de lâmina d’água ao longo de dois eixos de um tanque e realizadas visualizações do escoamento por meio do uso de traçadores. Os resultados puderam demonstrar a existência de um jato e de duas zonas de recirculação de água, à esquerda e à direita do tanque, assim como a alta variação de valores de pressões no jato e a existência de velocidades no sentido vertical, principalmente na zona de recirculação à esquerda do tanque.

Dedução de Funções de Alívio para Priorização de Variantes de Chaveamento Adequadas à Eliminação de Sobrecargas

Eventually, violations of voltage limits at buses or admissible loadings of transmission lines and/or power transformers may occur by the power system operation. If violations are detected in the supervision process, corrective measures may be carried out in order to eliminate them or to reduce their intensity. Loading restriction is an extreme solution and should only be adopted as the last control action. Previous researches have shown that it is possible to control constraints in electrical systems by changing the network topology, using the technique named Corrective Switching, which requires no additional costs. In previous works, the proposed calculations for verifying the ability of a switching variant in eliminating an overload in a specific branch were based on network reduction or heuristic analysis. The purpose of this work is to develop analytical derivation of linear equations to estimate current changes in a specific branch (due to switching measures) by means of few calculations. For bus-bar coupling, derivations will be based on short-circuit theory and Relief Function methodology. For bus-bar splitting, a Relief Function will be derived based on a technique of equivalent circuit. Although systems of linear equations are used to substantiate deductions, its formal solution for each variant, in real time does not become necessary. A priority list of promising variants is then assigned for final check by an exact load flow calculation and a transient analysis using ATP Alternative Transient Program. At last, results obtained by simulation in networks with different features will be presented

Conflito de usos da água e ocupação do solo da Bacia Hidrográfica do rio Pitimbu no município de Macaíba, RN

Due to the increasing activities and its disordered occupation, the catchment of the Pitimbu river is reason of concern for the population, since the river empties in the lagoon of the Jiqui where 30% of the water of this lagoon are caught for the supplying the city of Natal, playing an important fuction in the supply of water superficial for the capital of the Rio Grande do Norte. The superior stretch of the hydrography catchment of the Pitimbu river - Macaíba/RN, object of this study, is denoted by the eminently agricultural occupation with the use of the irrigated agriculture in the many properties that compose this stretch. Because of this becomes necessary to analyze the availability of the water resources in the catchment of the Pitimbu river, in the superior stretch, collating with the use and occupation of the existing terrain. The stretch in study was divided in eight points which had been performed tests throughout the water and analyzed the parameters physicist-chemistries and heavy metals that are praised by resolution CONAMA nº 357 e, visits in field with photographic survey for characterization of this verifying the situation where if it finds the river. The stretch presented some divergence in the parameters of pH and iron, however the results denote a characteristic of the region. The great amount of slide barrages throughout the river and the wet street was observed, had also verified near the edges the launching of garbage and, the great amount of aquatic vegetation. With this it is concluded that the water of the river can be used for human supplying, therefore inside presents a quality of drinking waters of the standards demanded for resolution CONAMA nº 357, in this way, the stretch in study could be adopted as an Envoiremental Area Protection (APA), to preserve and to guarantee, at least in this stretch, that its condition remains unchanged and continues to supply of permanent form a water of excellent quality

Indicadores de alteração hidrológica no Alto Rio Paraná: intervenções humanas e implicações na dinâmica do ambiente fluvial

Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq)

Estudo da viabilidade do desenvolvimento de sistemas integrados baseados em redes em chip sem processadores: sistema IPNoSys

The increase of capacity to integrate transistors permitted to develop completed systems, with several components, in single chip, they are called SoC (System-on-Chip). However, the interconnection subsystem cans influence the scalability of SoCs, like buses, or can be an ad hoc solution, like bus hierarchy. Thus, the ideal interconnection subsystem to SoCs is the Network-on-Chip (NoC). The NoCs permit to use simultaneous point-to-point channels between components and they can be reused in other projects. However, the NoCs can raise the complexity of project, the area in chip and the dissipated power. Thus, it is necessary or to modify the way how to use them or to change the development paradigm. Thus, a system based on NoC is proposed, where the applications are described through packages and performed in each router between source and destination, without traditional processors. To perform applications, independent of number of instructions and of the NoC dimensions, it was developed the spiral complement algorithm, which finds other destination until all instructions has been performed. Therefore, the objective is to study the viability of development that system, denominated IPNoSys system. In this study, it was developed a tool in SystemC, using accurate cycle, to simulate the system that performs applications, which was implemented in a package description language, also developed to this study. Through the simulation tool, several result were obtained that could be used to evaluate the system performance. The methodology used to describe the application corresponds to transform the high level application in data-flow graph that become one or more packages. This methodology was used in three applications: a counter, DCT-2D and float add. The counter was used to evaluate a deadlock solution and to perform parallel application. The DCT was used to compare to STORM platform. Finally, the float add aimed to evaluate the efficiency of the software routine to perform a unimplemented hardware instruction. The results from simulation confirm the viability of development of IPNoSys system. They showed that is possible to perform application described in packages, sequentially or parallelly, without interruptions caused by deadlock, and also showed that the execution time of IPNoSys is more efficient than the STORM platform

Estudo de caso: diagnóstico do consumo e da qualidade de energia numa indústria metalúrgica

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)

O processo de voçorocamento no perímetro urbano de Rancharia-SP: sua dinâmica e as propostas de recuperação

Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq)