Structural Organization of the Corpus Callosum Predicts Attentional Shifts after Continuous Theta Burst Stimulation

Repetitive transcranial magnetic stimulation (rTMS) applied over the right posterior parietal cortex (PPC) in healthy participants has been shown to trigger a significant rightward shift in the spatial allocation of visual attention, temporarily mimicking spatial deficits observed in neglect. In contrast, rTMS applied over the left PPC triggers a weaker or null attentional shift. However, large interindividual differences in responses to rTMS have been reported. Studies measuring changes in brain activation suggest that the effects of rTMS may depend on both interhemispheric and intrahemispheric interactions between cortical loci controlling visual attention. Here, we investigated whether variability in the structural organization of human white matter pathways subserving visual attention, as assessed by diffusion magnetic resonance imaging and tractography, could explain interindividual differences in the effects of rTMS. Most participants showed a rightward shift in the allocation of spatial attention after rTMS over the right intraparietal sulcus (IPS), but the size of this effect varied largely across participants. Conversely, rTMS over the left IPS resulted in strikingly opposed individual responses, with some participants responding with rightward and some with leftward attentional shifts. We demonstrate that microstructural and macrostructural variability within the corpus callosum, consistent with differential effects on cross-hemispheric interactions, predicts both the extent and the direction of the response to rTMS. Together, our findings suggest that the corpus callosum may have a dual inhibitory and excitatory function in maintaining the interhemispheric dynamics that underlie the allocation of spatial attention. SIGNIFICANCE STATEMENT: The posterior parietal cortex (PPC) controls allocation of attention across left versus right visual fields. Damage to this area results in neglect, characterized by a lack of spatial awareness of the side of space contralateral to the brain injury. Transcranial magnetic stimulation over the PPC is used to study cognitive mechanisms of spatial attention and to examine the potential of this technique to treat neglect. However, large individual differences in behavioral responses to stimulation have been reported. We demonstrate that the variability in the structural organization of the corpus callosum accounts for these differences. Our findings suggest novel dual mechanism of the corpus callosum function in spatial attention and have broader implications for the use of stimulation in neglect rehabilitation.

Picea abies in Europe: distribution, habitat, usage and threats

Among the coniferous species, Norway spruce (Picea abies (L.) Karst.) is one of the most important trees in Europe both for economic and ecological aspects, with a long tradition of cultivation. It can be a big tree, reaching 50-60 m in height with a straight and regular trunk, particularly used for timber constructions, pulpwood for paper and furniture. This widespread species dominates the Boreal forests in Northern Europe and the subalpine areas of the Alps and Carpathian Mountains. Thanks to its high performances in different site conditions, it can also be found outside its natural distribution on lower elevations in more temperate forests. Norway spruce has been massively planted up to its niche limits, where it is particularly susceptible to heat and drought, due to its shallow root system. For this reason it is expected to be severely affected under global warming conditions. Disturbed and weakened plants can be easily attacked by rot fungi such as Heterobasidion annosum and Armillaria, or by the bark beetles Ips typographus, one of the most destructive spruce forest pests.

Low correlation between self-report and medical record documentation of urinary tract infection symptoms.

BACKGROUND Correlations between symptom documentation in medical records and patient self-report (SR) vary depending on the condition studied. Patient symptoms are particularly important in urinary tract infection (UTI) diagnosis, and this correlation for UTI symptoms is currently unknown. METHODS This is a cross-sectional survey study in hospitalized patients with Escherichia coli bacteriuria. Patients were interviewed within 24 hours of diagnosis for the SR of UTI symptoms. We reviewed medical records for UTI symptoms documented by admitting or treating inpatient physicians (IPs), nurses (RNs), and emergency physicians (EPs). The level of agreement between groups was assessed using Cohen κ coefficient. RESULTS Out of 43 patients, 34 (79%) self-reported at least 1 of 6 primary symptoms. The most common self-reported symptoms were urinary frequency (53.5%); retention (41.9%); flank pain, suprapubic pain, and fatigue (37.2% each); and dysuria (30.2%). Correlation between SR and medical record documentation was slight to fair (κ, 0.06-0.4 between SR and IPs and 0.09-0.5 between SR and EDs). Positive agreement was highest for dysuria and frequency. CONCLUSION Correlation between self-reported UTI symptoms and health care providers' documentation was low to fair. Because medical records are a vital source of information for clinicians and researchers and symptom assessment and documentation are vital in distinguishing UTI from asymptomatic bacteriuria, efforts must be made to improve documentation.

INDUCED-PLURIPOTENT STEM-DERIVED NEURONAL PROGENITOR CELLS AS A NOVEL TREATMENT FOR NEURODEGENERATIVE DISEASES

Cellular therapies, as neuronal progenitor (NP) cells grafting, are promising therapies for patients affected with neurodegenerative diseases like Creutzfeldt-Jakob Disease (CJD). At this time there is no effective treatment or cure for CJD. The disease is inevitably fatal and affected people usually die within months of the appearance of the first clinical symptoms. Compelling evidence indicate that the hallmark event in the disease is the conversion of the normal prion protein (termed PrPC) into the disease-associated, misfolded form (called PrPSc). Thus, a reasonable therapeutic target would be to prevent PrP misfolding and prion replication. This strategy has been applied with poor results since at the time of clinical intervention substantial brain damage has been done. It seems that a more effective treatment aimed at patients with established symptoms of CJD would need to stop further brain degeneration or even recover some of the previously lost brain tissue. The most promising possibility to recover brain tissue is the use of NPs that have the potential to replenish the nerve cells lost during the early stages of the disease. Advanced cellular therapies, beside their potential for cell replacement, might be used as biomaterials for drug delivery in order to stimulate cell survival or the resolution the disease. Also, implanted cells can be genetically manipulated to correct abnormalities causing disease or to make them more resistant to the toxic microenvironments present in damaged tissue. In recent years cell engineering has been within the scope of the scientific and general community after the development of technologies able to “de-differentiate” somatic cells into induced-pluripotent stem (IPS) cells. This new tool permits the use of easy-to-reach cells like skin or blood cells as a primary material to obtain embryonic stem-like cells for cellular therapies, evading all ethical issues regarding the use of human embryos as a source of embryonic stem cells. The complete work proposes to implant IPS-derived NP cells into the brain of prion-infected animals to evaluate their therapeutic potential. Since it is well known that the expression of prion protein in the cell membrane is necessary for PrPSc mediated toxicity, we also want to determine if NPs lacking the prion protein have better survival rates once implanted into sick animals. The main objective of this work is to develop implantable neural precursor from IPS coming from animals lacking the prion protein. Specific aim 1: To develop and characterize cellular cultures of IPS cells from prp-/- mice. Fibroblasts from prp-/- animals will be reprogrammed using the four Yamanaka factors. IPS colonies will be selected and characterized by immunohistochemistry for markers of pluripotency. Their developmental capabilities will be evaluated by teratoma and embryoid body formation assays. Specific aim 2: To differentiate IPS cells to a neuronal lineage. IPS cells will be differentiated to a NP stage by the use of defined media culture conditions. NP cells will be characterized by their immunohistochemical profile as well as by their ability to differentiate into neuronal cells. Specific aim 3: Cellular labeling of neuronal progenitors cells for in vitro traceability. In order to track the cells once implanted in the host brain, they will be tagged with different methods such as lipophilic fluorescent tracers and transduction with GFP protein expression.

INVESTIGATING THE ROLES OF THE p63 ISOFORMS IN THE MICRORNA BIOGENESIS PATHWAY

MicroRNAs play roles in various biological processes like development, tumorigenesis, metastasis and pluripotency. My thesis work has demonstrated roles for p63, a p53 family member, in the upstream regulation of microRNA biogenesis. The p63 gene has a complex gene structure and has multiple isoforms. The TAp63 isoforms contain an acidic transcription activation domain. The ΔNp63 isoforms, lack the TA domain, but have a proline rich region critical for gene transactivation. To understand the functions of these isoforms, the Flores lab generated TAp63 and ΔNp63 conditional knock out mice. Using these mice and tissues and cells from these mice we have found that TAp63 transcriptionally regulates Dicer while ΔNp63 transcriptionally regulates DGCR8. TAp63 -/- mice are highly tumor prone. These mice develop metastatic mammary adenocarcinomas, squamous cell carcinomas, and lung adenocarcinomas to distant sites including the liver, lungs, and brain. I found that TAp63 suppresses metastasis by transcriptionally activating Dicer. TAp63 and Dicer levels were very low or lost in high grade human tumors like mammary adenocarcinomas, squamous cell carcinomas, and lung adenocarcinomas. Expression of Dicer in these tumor cell lines reduced their invasiveness. Using ΔNp63 -/- mice, I found that ΔNp63 transcriptionally activates DGCR8, resulting in a miRNA profile that is critical to reprogram cells to pluripotency. Analysis of epidermal cells derived from ΔNp63 -/- mice revealed that these cells expressed markers of pluripotency, including Sox2, Oct 4 and Nanog; however, genome-wide analysis revealed a novel profile of genes that are common between ΔNp63 -/- epidermal cells and embryonic stem cells. I also found that mouse cells depleted of ΔNp63 form chimeric mice and teratomas in SCID mice, demonstrating that ΔNp63 deficient cells are pluripotent. Further, I found that restoration of DGCR8 in ΔNp63 -/- epidermal cells reduces their pluripotency and induces terminal differentiation. I also demonstrated that iMS (induced multipotent stem) cells could be generated using human keratinocytes by knockdown of ∆Np63 or DGCR8. Taken together, my work has placed p63 and its isoforms at a critical node in controlling miRNA biogenesis.

FDG-PET Intra-tratamiento como valor pronóstico en el tratamiento del linfoma Hodgkin

Introducción: La utilización de regímenes de tratamiento más individualizados requiere de mejores sistemas de estratificación temprana en Linfoma Hodgkin (LH). El estudio Tomografía por Emisión de Positrones utilizando 2-[18F] fluoro-2-deoxi-Dglucosa (FDG-PET) intra-tratamiento podría jugar un rol muy importante en esta evaluación. Objetivo: Determinar el valor pronóstico del FDG-PET intra-tratamiento en pacientes con LH para predecir sobrevida libre de progresión y sobrevida global. Material y método: El estudio fue llevado a cabo en el Servicio de Hematología del Hospital Central de Mendoza incluyendo pacientes con diagnóstico de LH confirmados por histología. De acuerdo al estadio y sitio de presentación, los pacientes recibieron quimioterapia sola o la combinación de radioterapia y quimioterapia, con el uso del esquema ABVD (adriamicina, bleomicina, vinblastina y dacarbazina) como protocolo estándar. Los estudios FDG-PET fueron practicados como parte de la evaluación intra-tratamiento y a la finalización. Resultados: En total fueron evaluados 8 pacientes, Sexo: F/M: 4/4, Edad: 18-58 años (Mediana: 29 años), Estadios: IIB:1, IIIA:2, IIIB:1, IVA:1, IVB:3, regiones nodales: 2-10 (Mediana:4), compromiso extranodal: 4/8, síntomas B: 5/8, enfermedad bulky 2/8 . Subtipos: Escleronodular: 6/8, Celularidad mixta: 1/8, Depleción linfocítica: 1/8. IPS: 1: 3/8 2: 3/8 3: 1/8 4: 0/8 ≥ 5: 1/8. Tratamientos: ABVD x 6: 6/8, ABVD x 6 + Radioterapia: 2/8. PET intermedio: 8/8 negativos (6/8 PET 3, 2/8 PET 2). PET final: 7/8 PET negativo, 1/8 PET positivo. Recaída: 1/8 (10° mes). Seguimiento: 11-37 meses (mediana de 24 meses). Discusión y Conclusiones: Al momento actual el FDG-PET intra-tratamiento demostró tener un importante valor predictivo negativo dado que todos los pacientes, menos uno, se encuentran en remisión completa sin progresión de enfermedad. Resta aún determinar el rol que esta herramienta pueda tener en el futuro en la terapia adaptada al riesgo de pacientes con LH.

Embarazo no deseado y aborto inducido en Colombia: causas y consecuencias

Este informe presenta estimaciones del número de abortos clandestinos* en 2008 y del costo que este tipo de abortos les representó a las mujeres y a las IPS en ese año. También examina las tendencias observadas a partir de 1989, la única vez en que se hicieron tales estimaciones en Colombia. Contar con la información más actualizada posible sobre el nivel de abortos es esencial para dar sustento a las políticas públicas y para evaluar la capacidad de las mujeres para evitar el embarazo no planeado. Estas estimaciones son claves para determinar la forma de mejorar el uso de los anticonceptivos; aumentar el acceso al aborto seguro; y, cuando los procedimientos inseguros resultan en complicaciones, asegurar un mejor acceso a la atención postaborto

Memory performance of and-parallel prolog on shared-memory architectures

The goal of the RAP-WAM AND-parallel Prolog abstract architecture is to provide inference speeds significantly beyond those of sequential systems, while supporting Prolog semantics and preserving sequential performance and storage efficiency. This paper presents simulation results supporting these claims with special emphasis on memory performance on a two-level sharedmemory multiprocessor organization. Several solutions to the cache coherency problem are analyzed. It is shown that RAP-WAM offers good locality and storage efficiency and that it can effectively take advantage of broadcast caches. It is argued that speeds in excess of 2 ML IPS on real applications exhibiting medium parallelism can be attained with current technology.

Measurement and characterization of interoperability between devices with SpaceWire communications

This Master Final Project is intended to show the process developed to the functional and electrical characterization between different devices that use the SpaceWire space communications standard integrated into an evaluation board designed for this purpose. In order to carry out this characterization, firstly, a study to understand the SpaceWire standard is done. After that, another study for the understanding of the demonstration board with its different interfaces and IPs of SpW is done. According to this, it is expected to find out how the SpW devices are structured, especially at FPGA level, and how is the communication between them. Based on the knowledge obtained about SpaceWire and the SpW devices integrated into the evaluation board, the set of measurements and the strategy to validate electrical interoperability between the different devices are defined, as well as to perform functional checks required to ensure its proper understanding. Furthermore, it will let check whether the standard is met and search the limit of operation within a communication system representative of existing equipment in a satellite. Once finished the test plan and implemented on the representative hardware, the board will be considered characterized at SpW level and a report with the conclusions reached about the operation of the SpW interfaces in the board and constraints found will be done. RESUMEN. El presente Trabajo Fin de Máster pretende mostrar el proceso realizado para la caracterización eléctrica y funcional entre distintos dispositivos que utilizan el estándar de comunicaciones espaciales SpaceWire integrados en una tarjeta de evaluación diseñada para tal efecto. Para poder llevar a cabo dicha caracterización, en primer lugar, se realiza un estudio para el conocimiento del estándar SpaceWire. A continuación, se lleva a cabo otro estudio para el conocimiento de la tarjeta de demostración en la que se encuentran los distintos interfaces e IPs de SpW. Con esto último, se pretende conocer como están estructurados los dispositivos SpW, sobre todo a nivel de FPGA, y como se realiza la comunicación entre ellos. En base a los conocimientos adquiridos acerca de SpaceWire y los dispositivos SpW de la tarjeta de evaluación, se definen el conjunto de medidas y la estrategia a seguir para validar eléctricamente la interoperabilidad entre los distintos dispositivos, así como para realizar las comprobaciones funcionales necesarias para asegurar su correcto entendimiento. Además, con ello se podrá comprobar si se cumple el estándar y se podrá también buscar el límite de operación dentro de un sistema de comunicaciones representativo de los equipos existentes en un satélite. Realizado el plan de pruebas y aplicado sobre el hardware representativo se podrá dar por caracterizada la tarjeta a nivel SpW y realizar un informe con las conclusiones alcanzadas acerca del funcionamiento de los interfaces SpW de la tarjeta y las limitaciones encontradas.

Implantación de un sistema de seguridad perimetral

Este proyecto está desarrollado sobre la seguridad de redes, y más concretamente en la seguridad perimetral. Para mostrar esto se hará una definición teórico-práctica de un sistema de seguridad perimetral. Para ello se ha desglosado el contenido en dos partes fundamentales, la primera incide en la base teórica relativa a la seguridad perimetral y los elementos más importantes que intervienen en ella, y la segunda parte, que es la implantación de un sistema de seguridad perimetral habitual en un entorno empresarial. En la primera parte se exponen los elementos más importantes de la seguridad perimetral, incidiendo en elementos como pueden ser cortafuegos, IDS/IPS, antivirus, proxies, radius, gestores de ancho de banda, etc. Sobre cada uno de ellos se explica su funcionamiento y posible configuración. La segunda parte y más extensa a la vez que práctica, comprende todo el diseño, implantación y gestión de un sistema de seguridad perimetral típico, es decir, el que sería de aplicación para la mayoría de las empresas actuales. En esta segunda parte se encontrarán primeramente las necesidades del cliente y situación actual en lo que a seguridad se refiere, con los cuales se diseñará la arquitectura de red. Para comenzar será necesario definir formalmente unos requisitos previos, para satisfacer estos requisitos se diseñará el mapa de red con los elementos específicos seleccionados. La elección de estos elementos se hará en base a un estudio de mercado para escoger las mejores soluciones de cada fabricante y que más se adecúen a los requisitos del cliente. Una vez ejecutada la implementación, se diseñará un plan de pruebas, realizando las pruebas de casos de uso de los diferentes elementos de seguridad para asegurar su correcto funcionamiento. El siguiente paso, una vez verificado que todos los elementos funcionan de forma correcta, será diseñar un plan de gestión de la plataforma, en el que se detallan las rutinas a seguir en cada elemento para conseguir que su funcionamiento sea óptimo y eficiente. A continuación se diseña una metodología de gestión, en las que se indican los procedimientos de actuación frente a determinadas incidencias de seguridad, como pueden ser fallos en elementos de red, detección de vulnerabilidades, detección de ataques, cambios en políticas de seguridad, etc. Finalmente se detallarán las conclusiones que se obtienen de la realización del presente proyecto. ABSTRACT. This project is based on network security, specifically on security perimeter. To show this, a theoretical and practical definition of a perimeter security system will be done. This content has been broken down into two main parts. The first part is about the theoretical basis on perimeter security and the most important elements that it involves, and the second part is the implementation of a common perimeter security system in a business environment. The first part presents the most important elements of perimeter security, focusing on elements such as firewalls, IDS / IPS, antivirus, proxies, radius, bandwidth managers, etc... The operation and possible configuration of each one will be explained. The second part is larger and more practical. It includes all the design, implementation and management of a typical perimeter security system which could be applied in most businesses nowadays. The current status as far as security is concerned, and the customer needs will be found in this second part. With this information the network architecture will be designed. In the first place, it would be necessary to define formally a prerequisite. To satisfy these requirements the network map will be designed with the specific elements selected. The selection of these elements will be based on a market research to choose the best solutions for each manufacturer and are most suited to customer requirements. After running the implementation, a test plan will be designed by testing each one of the different uses of all the security elements to ensure the correct operation. In the next phase, once the proper work of all the elements has been verified, a management plan platform will be designed. It will contain the details of the routines to follow in each item to make them work optimally and efficiently. Then, a management methodology will be designed, which provides the procedures for action against certain security issues, such as network elements failures, exploit detection, attack detection, security policy changes, etc.. Finally, the conclusions obtained from the implementation of this project will be detailed.

Detección de intrusiones basada en análisis de eventos del DNS

En este proyecto se hace un análisis en profundidad de las técnicas de ataque a las redes de ordenadores conocidas como APTs (Advanced Persistent Threats), viendo cuál es el impacto que pueden llegar a tener en los equipos de una empresa y el posible robo de información y pérdida monetaria que puede llevar asociada. Para hacer esta introspección veremos qué técnicas utilizan los atacantes para introducir el malware en la red y también cómo dicho malware escala privilegios, obtiene información privilegiada y se mantiene oculto. Además, y cómo parte experimental de este proyecto se ha desarrollado una plataforma para la detección de malware de una red en base a las webs, URLs e IPs que visitan los nodos que la componen. Obtendremos esta visión gracias a la extracción de los logs y registros de DNS de consulta de la compañía, sobre los que realizaremos un análisis exhaustivo. Para poder inferir correctamente qué equipos están infectados o no se ha utilizado un algoritmo de desarrollo propio inspirado en la técnica Belief Propagation (“Propagación basada en creencia”) que ya ha sido usada antes por desarrolladores cómo los de los Álamos en Nuevo México (Estados Unidos) para fines similares a los que aquí se muestran. Además, para mejorar la velocidad de inferencia y el rendimiento del sistema se propone un algoritmo adaptado a la plataforma Hadoop de Apache, por lo que se modifica el paradigma de programación habitual y se busca un nuevo paradigma conocido como MapReduce que consiste en la división de la información en conceptos clave-valor. Por una parte, los algoritmos que existen basados en Belief Propagation para el descubrimiento de malware son propietarios y no han sido publicados completamente hasta la fecha, por otra parte, estos algoritmos aún no han sido adaptados a Hadoop ni a ningún modelo de programación distribuida aspecto que se abordará en este proyecto. No es propósito de este proyecto desarrollar una plataforma comercial o funcionalmente completa, sino estudiar el problema de las APTs y una implementación que demuestre que la plataforma mencionada es factible de implementar. Este proyecto abre, a su vez, un horizonte nuevo de investigación en el campo de la adaptación al modelo MapReduce de algoritmos del tipo Belief Propagation basados en la detección del malware mediante registros DNS. ABSTRACT. This project makes an in-depth investigation about problems related to APT in computer networks nowadays, seeing how much damage could they inflict on the hosts of a Company and how much monetary and information loss may they cause. In our investigation we will find what techniques are generally applied by attackers to inject malware into networks and how this malware escalates its privileges, extracts privileged information and stays hidden. As the main part of this Project, this paper shows how to develop and configure a platform that could detect malware from URLs and IPs visited by the hosts of the network. This information can be extracted from the logs and DNS query records of the Company, on which we will make an analysis in depth. A self-developed algorithm inspired on Belief Propagation technique has been used to infer which hosts are infected and which are not. This technique has been used before by developers of Los Alamos Lab (New Mexico, USA) for similar purposes. Moreover, this project proposes an algorithm adapted to Apache Hadoop Platform in order to improve the inference speed and system performance. This platform replaces the traditional coding paradigm by a new paradigm called MapReduce which splits and shares information among hosts and uses key-value tokens. On the one hand, existing algorithms based on Belief Propagation are part of owner software and they have not been published yet because they have been patented due to the huge economic benefits they could give. On the other hand these algorithms have neither been adapted to Hadoop nor to other distributed coding paradigms. This situation turn the challenge into a complicated problem and could lead to a dramatic increase of its installation difficulty on a client corporation. The purpose of this Project is to develop a complete and 100% functional brand platform. Herein, show a short summary of the APT problem will be presented and make an effort will be made to demonstrate the viability of an APT discovering platform. At the same time, this project opens up new horizons of investigation about adapting Belief Propagation algorithms to the MapReduce model and about malware detection with DNS records.

`Candidatus Liberibacter asiaticus´ titers in citrus and acquisition rates by Diaphorina citri are decreased by higher temperature

`Candidatus Liberibacter asiaticus´ is the most prevalent Liberibacter sp. associated with huanglongbing (HLB) in Brazil. Within São Paulo state (SP), HLB has spread more rapidly to and reached higher incidence in regions with relatively mild (cooler) summer temperatures. This suggests that climate can influence disease spread and severity. ?Ca. L. asiaticus? titers on soft, immature leaves from infected ?Valencia? sweet orange plants exposed to different temperature regimes and adult Diaphorina citri fed for 48 h on these plants for ?Ca. L. asiaticus? acquisition were determined by quantitative polymerase chain reaction in two experiments. The first experiment included plants with three levels of infection, three incubation periods (IPs), and air temperatures favorable (14.6 to 28°C) and unfavorable (24 to 38°C) to ?Ca. L. asiaticus?. The second included plants with severe late-stage infections, 10 IPs (based on 3-day intervals over 27 days), and three air temperature regimes (12 to 24, 18 to 30, and 24 to 38°C). Overall, ?Ca. L. asiaticus? titers and the percentages of ?Ca. L. asiaticus?-positive psyllids were lower in plants maintained at the warmer temperature regime (24 to 38°C) than in plants maintained in the cooler regimes. The results suggest that the lower incidence and slower spread of ?Ca. L. asiaticus? to warmer regions of SP are related to the influence of ambient temperatures on titers of ?Ca. L. asiaticus? in leaves.

Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.

Quantitative high performance liquid chromatography/tandem mass spectrometric analysis of the four classes of F2-isoprostanes in human urine

Isoprostanes (iPs) are free radical catalyzed prostaglandin isomers. Analysis of individual isomers of PGF2α—F2-iPs—in urine has reflected lipid peroxidation in humans. However, up to 64 F2-iPs may be formed, and it is unknown whether coordinate generation, disposition, and excretion of F2-iPs occurs in humans. To address this issue, we developed methods to measure individual members of the four structural classes of F2-iPs, using liquid chromatography/tandem mass spectrometry (LC/MS/MS), in which sample preparation is minimized. Authentic standards of F2-iPs of classes III, IV, V, and VI were used to identify class-specific ions for multiple reaction monitoring. Using iPF2α-VI as a model compound, we demonstrated the reproducibility of the assay in human urine. Urinary levels of all F2-iPs measured were elevated in patients with familial hypercholesterolemia. However, only three of eight F2-iPs were elevated in patients with congestive heart failure, compared with controls. Paired analyses by GC/MS and LC/MS/MS of iPF2α-VI in hypercholesterolemia and of 8,12-iso-iPF2α-VI in congestive heart failure were highly correlated. This approach will permit high throughput analysis of multiple iPs in human disease.

Electrical microstimulation suggests two different forms of representation of head-centered space in the intraparietal sulcus of rhesus monkeys.

We examined the effects of eye position on saccades evoked by electrical stimulation of the intraparietal sulcus (IPS) of rhesus monkeys. Microstimulation evoked saccades from sites on the posterior bank, floor, and the medial bank of the IPS. The size and direction of the eye movements varied as a function of initial eye position before microstimulation. At many stimulation sites, eye position affected primarily the amplitude and not the direction of the evoked saccades. These "modified vector saccades" were characteristic of most stimulation-sensitive zones in the IPS, with the exception of a narrow strip located mainly on the floor of the sulcus. Stimulation in this "intercalated zone" evoked saccades that moved the eyes into a particular region in head-centered space, independent of the starting position of the eyes. This latter response is compatible with the stimulation site representing a goal zone in head-centered coordinates. On the other hand, the modified vector saccades observed outside the intercalated zone are indicative of a more distributed representation of head-centered space. A convergent projection from many modified vector sites onto each intercalated site may be a basis for a transition from a distributed to a more explicit representation of space in head-centered coordinates.