A review and evaluation on constructive heuristics to optimise product mix based on the Theory of Constraints

In this paper, we address the problem of defining the product mix in order to maximise a system's throughput. This problem is well known for being NP-Complete and therefore, most contributions to the topic focus on developing heuristics that are able to obtain good solutions for the problem in a short CPU time. In particular, constructive heuristics are available for the problem such as that by Fredendall and Lea, and by Aryanezhad and Komijan. We propose a new constructive heuristic based on the Theory of Constraints and the Knapsack Problem. The computational results indicate that the proposed heuristic yields better results than the existing heuristic.

Elaborazioni complesse server side multipiattaforma

Poiché nell’ultimo decennio i dispositivi mobile assumono un ruolo sempre più determinante nello svolgimento della vita stessa, nel corso del tempo si sono ricercate e sviluppate app per facilitare le più svariate operazioni quotidiane. Visto la vastità del mercato degli smartphone, nel tempo sono stati sviluppati vari sistemi operativi in grado di governare queste piattaforme. Per una azienda, tuttavia, gestire i costi di implementazione di una stessa app in ambienti differenti risulta più oneroso che gestire i costi di una sola in grado di operare nei diversi sistemi operativi. Quest’ultimo tipo di app viene comunemente denominato app multipiattaforma. Un modo per implementare questo genere di applicazioni vede come strumento di utilizzo Visual Studio, noto IDE. Nel caso specifico Visual Studio ha integrato il progetto Apache Cordova per le creazione di applicativi multipiattaforma. In questo elaborato di tesi tramite i due strumenti appena introdotti si sono sviluppate due differenti app, al fine di valutarne le performance in termini di tempo. La prima app propone la risoluzione di un noto problema di calcolo combinatorio conosciuto con il nome di Knapsack, ovvero il problema dello zaino. La seconda cerca invece di digitalizzare una semplice espressione matematica contenuta in un’immagine e di fornirne quindi il risultato. Dai dati ottenuti si possono operare confronti per determinare la validità dello strumento di sviluppo, mettendo in luce anche possibili evoluzioni di queste due app.

MODULARITY BASED FUZZY COMMUNITY DETECTION IN SOCIAL NETWORKS

Fuzzy community detection is to identify fuzzy communities in a network, which are groups of vertices in the network such that the membership of a vertex in one community is in [0,1] and that the sum of memberships of vertices in all communities equals to 1. Fuzzy communities are pervasive in social networks, but only a few works have been done for fuzzy community detection. Recently, a one-step forward extension of Newman’s Modularity, the most popular quality function for disjoint community detection, results into the Generalized Modularity (GM) that demonstrates good performance in finding well-known fuzzy communities. Thus, GMis chosen as the quality function in our research. We first propose a generalized fuzzy t-norm modularity to investigate the effect of different fuzzy intersection operators on fuzzy community detection, since the introduction of a fuzzy intersection operation is made feasible by GM. The experimental results show that the Yager operator with a proper parameter value performs better than the product operator in revealing community structure. Then, we focus on how to find optimal fuzzy communities in a network by directly maximizing GM, which we call it Fuzzy Modularity Maximization (FMM) problem. The effort on FMM problem results into the major contribution of this thesis, an efficient and effective GM-based fuzzy community detection method that could automatically discover a fuzzy partition of a network when it is appropriate, which is much better than fuzzy partitions found by existing fuzzy community detection methods, and a crisp partition of a network when appropriate, which is competitive with partitions resulted from the best disjoint community detections up to now. We address FMM problem by iteratively solving a sub-problem called One-Step Modularity Maximization (OSMM). We present two approaches for solving this iterative procedure: a tree-based global optimizer called Find Best Leaf Node (FBLN) and a heuristic-based local optimizer. The OSMM problem is based on a simplified quadratic knapsack problem that can be solved in linear time; thus, a solution of OSMM can be found in linear time. Since the OSMM algorithm is called within FBLN recursively and the structure of the search tree is non-deterministic, we can see that the FMM/FBLN algorithm runs in a time complexity of at least O (n2). So, we also propose several highly efficient and very effective heuristic algorithms namely FMM/H algorithms. We compared our proposed FMM/H algorithms with two state-of-the-art community detection methods, modified MULTICUT Spectral Fuzzy c-Means (MSFCM) and Genetic Algorithm with a Local Search strategy (GALS), on 10 real-world data sets. The experimental results suggest that the H2 variant of FMM/H is the best performing version. The H2 algorithm is very competitive with GALS in producing maximum modularity partitions and performs much better than MSFCM. On all the 10 data sets, H2 is also 2-3 orders of magnitude faster than GALS. Furthermore, by adopting a simply modified version of the H2 algorithm as a mutation operator, we designed a genetic algorithm for fuzzy community detection, namely GAFCD, where elite selection and early termination are applied. The crossover operator is designed to make GAFCD converge fast and to enhance GAFCD’s ability of jumping out of local minimums. Experimental results on all the data sets show that GAFCD uncovers better community structure than GALS.

Eficiencia de control de "orugas defoliadoras" en soja (Glycine max L.), con insecticidas neurotóxicos y reguladores del crecimiento de los insectos

Las "orugas defoliadoras" afectan la producción del cultivo de soja, sobre todo en años secos y con altas temperaturas que favorecen su desarrollo. El objetivo del presente trabajo fue evaluar la eficiencia de control de insecticidas neurotóxicos e IGRs sobre "orugas defoliadoras" en soja. Se realizaron ensayos en lotes comerciales en tres localidades de la provincia de Córdoba en las campañas agrícolas 2008/09 y 2009/10, bajo un diseño de bloques al azar, con seis tratamientos y tres repeticiones. Los tratamientos fueron: T1: Clorpirifos (384 g p.a.ha-1), T2: Cipermetrina (37,5 g p.a.ha-1), T3: Lufenuron+Profenofos (15 + 150 g p.a.ha-1), T4: Metoxifenocide (28,8 g p.a.ha-1), T5: Novaluron (10 g p.a.ha-1) y T6: Testigo. El tamaño de las parcelas fue de 12 surcos de 10 m de largo distanciados a 0,52 m. La aplicación se realizó con una mochila provista de boquillas de cono hueco (40 gotas.cm-2), cuando la plaga alcanzó el umbral de daño económico. En cada parcela se tomaron cinco muestras a los 0, 2, 7 y 14 días después de la aplicación (DDA) utilizando el paño vertical, identificando y cuantificando las orugas vivas mayores a 1,5 cm. A los 14 DDA se extrajeron 30 folíolos por parcela (estrato medio y superior de la planta) y se determinó el porcentaje de defoliación utilizando el software WinFolia Reg. 2004. Se estimó el rendimiento sobre 5 muestras de 1 m2 en cada parcela y se realizó ANOVA y test de comparación de medias LSD de Fisher. El Clorpirifos mostró el mayor poder de volteo y el Metoxifenocide la mayor eficiencia a los 7 DDA. En general los IGRs mostraron mayor poder residual.

Lock-free Parallel Dynamic Programming

We show a method for parallelizing top down dynamic programs in a straightforward way by a careful choice of a lock-free shared hash table implementation and randomization of the order in which the dynamic program computes its subproblems. This generic approach is applied to dynamic programs for knapsack, shortest paths, and RNA structure alignment, as well as to a state-of-the-art solution for minimizing the máximum number of open stacks. Experimental results are provided on three different modern multicore architectures which show that this parallelization is effective and reasonably scalable. In particular, we obtain over 10 times speedup for 32 threads on the open stacks problem.

Real-time image processing for crop/weed discrimination in maize fields

This paper presents a computer vision system that successfully discriminates between weed patches and crop rows under uncontrolled lighting in real-time. The system consists of two independent subsystems, a fast image processing delivering results in real-time (Fast Image Processing, FIP), and a slower and more accurate processing (Robust Crop Row Detection, RCRD) that is used to correct the first subsystem's mistakes. This combination produces a system that achieves very good results under a wide variety of conditions. Tested on several maize videos taken of different fields and during different years, the system successfully detects an average of 95% of weeds and 80% of crops under different illumination, soil humidity and weed/crop growth conditions. Moreover, the system has been shown to produce acceptable results even under very difficult conditions, such as in the presence of dramatic sowing errors or abrupt camera movements. The computer vision system has been developed for integration into a treatment system because the ideal setup for any weed sprayer system would include a tool that could provide information on the weeds and crops present at each point in real-time, while the tractor mounting the spraying bar is moving

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Potenciación de la respuesta productiva en rumiantes mediante el empleo de proteínas protegidas

El principal objetivo de esta tesis fue incrementar la eficiencia proteica en las dietas de rumiantes mediante el uso de proteínas protegidas (harina de girasol y guisante de primavera), así como mejorar la predicción de los aportes de proteína microbiana. Una partida de harinas comerciales de girasol (HG) y de guisante de primavera (GP) fueron tratadas con soluciones 4 N de ácido málico (268,2 g/L) o ácido ortofosfórico (130,6 g/L). Para cada harina, ácido y día de tratamiento, dos fracciones de 12,5 kg fueron pulverizadas sucesivamente en una hormigonera con la solución de ácido correspondiente mediante un pulverizador de campo. Las dos fracciones fueron mezcladas posteriormente y se dejaron reposar durante 1 h a temperatura ambiente. La mezcla fue luego secada en una estufa de aire forzado a 120 ºC durante 1 h. La estufa fue apagada inmediatamente después y el material tratado se mantuvo dentro de ésta hasta la mañana siguiente. El material fue removido durante el proceso de secado cada 30 min durante las primeras 2 h y cada 60 min durante las 5 h posteriores. Este proceso se repitió hasta conseguir las cantidades de harinas tratadas necesarias en los distintos ensayos. En el primer experimento (capitulo 3) se llevaron a cabo estudios de digestión ruminal e intestinal para evaluar los efectos de la aplicación de las soluciones ácidas indicadas y calor a fin de proteger las proteínas de HG y GP contra la degradación ruminal. Estos estudios se realizaron con tres corderos canulados en el rumen y en el duodeno. El estudio de digestión ruminal fue realizado en tres periodos experimentales en los que los corderos fueron alimentados sucesivamente con tres dietas isoproteicas que incluían HG y GP, sin tratar o tratadas con ácidos málico u ortofosfórico. Cada periodo experimental de 21 días incluyó sucesivamente: 10 días de adaptación a las dietas, un estudio del tránsito ruminal de las partículas de HG y GP (días 11 a 14), y la incubación de las muestras de ambos alimentos en bolsas de nailon (días 15–21). Las harinas incubadas en cada periodo experimental correspondieron a las que fueron incluidas en las dietas. Las bacterias ruminales fueron marcadas desde el día 11 hasta el día 21 del periodo experimental mediante infusión intra-ruminal continua con una fuente de 15N. Tras finalizar las incubaciones in situ el día 21 el rumen fue vaciado en cada periodo para aislar las bacterias asociadas a la fase sólida y liquida del rumen. El estudio de digestión intestinal fue realizado veinte días después del final del estudio ruminal a fin de eliminar el enriquecimiento en 15N de la digesta. En este estudio se incubaron muestras compuestas obtenidas mediante la combinación de los diferentes residuos no degradados en el rumen de forma que fuesen representativas de la composición química de la fracción no degradada en el rumen (RU). En esta fase los corderos fueron alimentados con la dieta sin tratar para determinar la digestibilidad de las harinas tanto tratadas como sin tratar mediante la técnica de las bolsas móviles. Además, las proteínas contenidas en las harinas tratadas y sin tratar, así como en las muestras correspondientes a los residuos a 0 h, las muestras compuestas anteriormente indicadas y las muestras no digeridas intestinalmente fueron extraídas y sometidas a electroforesis para determinar el sitio de digestión de las diferentes fracciones proteicas. Las estimaciones de la RU y la digestibilidad intestinal de la materia seca, la materia orgánica (solamente para RU), la proteína bruta (PB) y el almidón (solamente en GP) fueron obtenidos considerando la contaminación microbiana y las tasas de conminución y salida de partículas. Las estimaciones de RU y de la digestibilidad intestinal disminuyeron en todas las fracciones evaluadas de ambos alimentos al corregir por la contaminación microbiana acaecida en el rumen. Todas las estimaciones de RU aumentaron con los tratamientos de protección, incrementándose también la digestibilidad intestinal de la materia seca en la HG. Los bajos valores de la digestibilidad de la proteína de GP tratado y sin tratar sugieren la presencia de algún factor antitripsico no termolábil es esta harina. Los tratamientos de protección incrementaron consistentemente la fracción de materia seca y PB digerida intestinalmente en los dos alimentos, mientras que la fracción de almidón en la muestra de GP solamente aumentó numéricamente (60,5% de media). Sin embargo, los tratamientos también redujeron la fermentación de la materia orgánica, lo cual podría disminuir la síntesis de proteína microbiana. Los estudios de electroforesis muestran la práctica desaparición de la albumina por la degradación ruminal en ambos alimentos, así como que los cambios en otras proteínas de la muestra RU fueron más pronunciados en GP que en HG. La composición de las bacterias asociadas con las fases de digesta ruminal sólida (BAS) y líquida (BAL) fue estudiada para revisar la precisión de un sistema de predicción previo que determinaba la infravaloración del aporte de nutrientes correspondiente a las BAS cuando de usa 15N como marcador y las BAL como referencia microbiana (capitulo 4). Al comparar con BAS, BAL mostraron menores contenidos en materia orgánica, polisacáridos de glucosa y lípidos totales y un mayor contenido en PB, así como un mayor enriquecimiento en 15N. Los datos obtenidos en el estudio actual se ajustan bien a la ecuación previa que predice el enriquecimiento en 15N de las BAS a partir del mismo valor en BAL. Esta nueva ecuación permite establecer que se produce una infravaloración de un 22% en el aporte de PB al animal a partir de las BAS sintetizadas si las BAL son usadas como muestras de referencia. Una segunda relación calculada utilizando los valores medios por dieta expuestos en numerosos trabajos encontrados en la literatura confirma la magnitud de este error. Esta infravaloración asociada al uso de BAL como referencia fue mayor para el aporte de glucosa (43,1%) y todavía mayor para el aporte de lípidos (59,9%), como consecuencia de los menores contenidos de ambas fracciones en BAL frente a SAB. Estos errores deberían ser considerados para obtener mayor precisión en la estimación del aporte de nutrientes microbianos y mejorar la nutrición de los rumiantes. En el experimento 2 se realizó un estudio de producción (capitulo 5) para evaluar los efectos del tratamiento de las harinas HG y GP con soluciones de ácido málico o ácido ortofosfórico sobre el crecimiento, el consumo de concentrado y el rendimiento y engrasamiento de las canales de corderos de engorde. Noventa corderos machos de cruce entrefino procedentes de tres granjas comerciales (peso inicial medio = 14,6, 15,3 y 13,3 kg, respectivamente) fueron asignados aleatoriamente a cinco dietas con diferentes niveles de proteína y diferentes tratamientos con ácidos y engordados hasta un peso medio al sacrificio de 25 kg. Las fuentes de proteína en el pienso control (C; PB=18,0%) fueron harina de soja, HG y GP sin tratar. En tres de los piensos experimentales, las harinas tratadas con ácido ortofosfórico sustituyeron a las de HG y GP sin tratar (Control Ortofosfórico, PC; PB=18,0% sobre materia seca), sustituyéndose, además, la harina de soja parcialmente (Sustitución Media Ortofosfórico, MSP; PB=16,7%) o totalmente (Sustitución Total Ortofosfórico, TSP; PB=15,6%). Finalmente, en uno de los piensos el ácido ortofosfórico fue reemplazo por acido málico para proteger ambas harinas (Sustitución Media Málico, MSM; PB= 16,7%). La paja de trigo (fuente de forraje) y el concentrado fueron ofrecidos ad libitum. Dieciocho corderos fueron distribuidos en seis cubículos con tres animales para cada dieta. Los datos fueron analizados según un análisis factorial considerando el peso inicial como covariable y la granja de procedencia como bloque. Los datos de consumo de concentrado y eficiencia de conversión fueron analizados usando el cubículo como unidad experimental, mientras que los datos sobre ganancia media diaria, rendimiento a la canal, grasa dorsal y grasa pélvico renal fueron analizados usando el cordero como unidad experimental. No se encontró ningún efecto asociado con el nivel de PB sobre ninguna variable estudiada. Esto sugiere que usando proteínas protegidas es posible utilizar concentrados con 15,6% de PB (sobre materia seca) disminuyendo así la cantidad de concentrados de proteína vegetal a incluir en los piensos y la calidad de los concentrados proteicos. Los corderos alimentados con la dieta MSM tuvieron mayores ganancias medias diarias (15,2%; P= 0,042), y mejores rendimiento a la canal en caliente (1,3 unidades porcentuales; P= 0,037) que los corderos alimentados con el concentrado MSP. Esto podría ser explicado por los efectos benéficos ruminales del malato o por el mayor efecto de protección conseguido con el ácido málico. ABSTRACT The main objective of this thesis project was to increase the protein efficiency in ruminant diets by using protected protein (sunflower meal and spring pea), and improving the prediction of microbial protein supply. Commercial sunflower meal (SFM) and spring pea (SP) were treated with 4 N solutions (200 mL/kg) of malic acid (268.2 g/L) or orthophosphoric acid (130.6 g/L). Daily, two fractions of 12.5 kg of one of these meals were successively sprayed with the tested acid solution in a concrete mixer using a sprayer. Both fractions were then mixed and allowed to rest for 1 h at room temperature. The blend was then dried in a forced air oven at 120 ºC for 1 h. Then the oven was turned off and the treated material was left in the oven overnight. During the drying process, the material was stirred every 30 min during the first 2 h and then every 60 min for the subsequent 5 h. This process was repeated until the amounts of treated flour needed for the different trials performed. In the first experiment (chapter 3), ruminal and intestinal digestion trials were conducted to study the effects of the application of these acid solutions and heat to protect proteins of SFM and SP against ruminal degradation using three wethers fitted with rumen and duodenum cannulae. The ruminal digestion study was carried out in three experimental periods in which the wethers were successively fed three isoproteic diets including SFM and SP, untreated or treated with malic or orthophosphoric acids. The experimental periods of 21 days included successively: 10 days of diet adaptation, SFM and SP particle ruminal transit study (days 11–14) and ruminal nylon-bag incubations (days 15–21). The meals incubated in each experimental period were those corresponding to the associated diet. Rumen bacteria were labelled from days 11 to 21 by continuous intra-ruminal infusion of a 15N source and the rumen was emptied at the end of in situ incubations in each period to isolate solid adherent bacteria and liquid associate bacteria. The intestinal digestion trial was conducted twenty days after the end of the ruminal studies to eliminate the 15N enrichment in the digesta. The tested samples were composite samples obtained pooling the different ruminally undegraded residues to be representative of the chemical composition of the ruminally undegraded fraction (RU). Wethers were fed the untreated diet to determine the intestinal digestibility of untreated and treated meals using the mobile nylon bag technique. In addition, protein in untreated and treated meals and their 0 h, composite and intestinally undigested samples were extracted and subjected to electrophoresis to determine the digestion site of the different protein fractions. Estimates of the RU and its intestinal digestibility of dry matter, organic matter (only for RU), crude protein (CP) and starch (only in SP) were obtained considering ruminal microbial contamination and particle comminution and outflow rates. When corrected for the microbial contamination taking place in the rumen, estimates of RU and intestinal digestibility decreased in all tested fractions for both feeds. All RU estimates increased with the protective treatments, whereas intestinal digestibility-dry matter also increased in SFM. Low intestinal digestibility-CP values in untreated and treated samples suggested the presence of non-heat labile antitrypsin factors in SP. Protective treatments of both feeds led to consistent increases in the intestinal digested fraction of dry matter and CP, being only numerically different for SP-starch (60.5% as average). However, treatments also reduced the organic matter fermentation, which may decrease ruminal microbial protein synthesis. Electrophoretic studies showed albumin disappearance in both SFM and SP, whereas changes in other RU proteins were more pronounced in SP than SFM. The chemical composition of bacteria associated with solid (SAB) and liquid (LAB) rumen-digesta phases was studied to examine the accuracy of a previous regression system determining the underevaluation of SAB-nutrient supply using 15N as marker and LAB as microbial reference (chapter 4). Compared with SAB, LAB showed lower contents of organic matter, polysaccharide-glucose and total lipids and the opposite for the CP content and the 15N enrichment. Present data fitted well to the previous relationship predicting the 15N enrichment of SAB from the same value in LAB. This new equation allows establishing an underevaluation in the supply of CP from the synthesized SAB in 22.0% if LAB is used as reference. Another relationship calculated using mean diet values from the literature confirmed the magnitude of this error. This underevaluation was higher for the supply of glucose (43.1%) and still higher for the lipid supply (59.9%) as a consequence of the lower contents of these both fractions in LAB than in SAB. These errors should be considered to obtain more accurate estimates of the microbial nutrient supply and to improve ruminant nutrition. A production study was performed in experiment 2 (chapter 5) to examine the effects of treating SFM and SP meals with orthophosphoric or malic acid solutions on growth performance, concentrate intake, and carcass yield and fatness of growing-fattening lambs. Ninety "Entrefino" cross male lambs from three commercial farms (average initial body weights (BW) = 14.6, 15.3 and 13.3 kg) were randomly assigned to five diets with different acid treatment and protein levels, and fattened to an average slaughter weight of 25 kg. Protein sources in the control concentrate (C; CP=18%) were soybean meal and untreated SFM and SP. In three of the experimental concentrates, orthophosphoric acid-treated meals substituted untreated SFM and SP (Orthophosphoric Control, PC; CP=18% dry matter basis), and soybean meal was partially (Medium Substitution Orthophosphoric, MSP; CP=16.7%) or totally removed (Total Substitution Orthophosphoric, TSP; CP=15.6%). In addition, in one concentrate orthophosphoric acid was replaced by malic acid to protect these meals (Medium Substitution Malic, MSM; CP= 16.7%). Wheat straw (roughage source) and concentrate were offered ad libitum. Eighteen lambs were allocated to six pens of three animals on each diet. Data were analyzed using a factorial analysis with initial body weight BW as covariate and farm of origin as block. Data on concentrate intake and feed conversion efficiency were analyzed using pen as experimental unit, while data on average daily gain, carcass yield, dorsal fat, and kidney-pelvic-fat were analyzed with lamb as experimental unit. No effect associated with the CP level was observed on any parameter. This suggests that with protected proteins it is possible to feed concentrates with 15.6% CP (dry matter basis) reducing the quantity of vegetable protein meals to include in the concentrate as well as the quality of the protein concentrates. Lambs feed MSM had higher average daily gains (15.2%; P= 0.042), and better hot carcass yields (1.3 percentage points; P= 0.037) than lambs feed MSP. This probably can be explained by ruminal malate actions and by greater protection effects obtained with malic acid.

Moral tales,

"The knapsack [a drama]": v. 2, p. [187]-213.

Tales and novels,

Added t.-p., engr.: Novels and tales ... N. Y., 1832-34.

Moral tales /

v. 1. Forester. The Prussian vase.--v. 2. The good aunt. Angelina.--v. 3. The good French governess. Mademoiselle Panache. The knapsack.

Performance of five different electrospray ionisation sources in conjunction with rapid monolithic column liquid chromatography and fast MS/MS scanning

The performances of five different ESI sources coupled to a polystyrene-divinylbenzene monolithic column were compared in a series of LC-ESI-MS/MS analyses of Escherichia coli outer membrane proteins. The sources selected for comparison included two different modifications of the standard electrospray source, a commercial low-flow sprayer, a stainless steel nanospray needle and a coated glass Picotip. Respective performances were judged on sensitivity and the number and reproducibility of significant protein identifications obtained through the analysis of multiple identical samples. Data quality varied between that of a ground silica capillary, with 160 total protein identifications, the lowest number of high quality peptide hits obtained (3012), and generally peaks of lower intensity; and a stainless steel nanospray needle, which resulted in increased precursor ion abundance, the highest-quality peptide fragmentation spectra (5414) and greatest number of total protein identifications (259) exhibiting the highest MASCOT scores (average increase in score of 27.5% per identified protein). The data presented show that, despite increased variability in comparative ion intensity, the stainless steel nanospray needle provides the highest overall sensitivity. However, the resulting data were less reproducible in terms of proteins identified in complex mixtures -- arguably due to an increased number of high intensity precursor ion candidates.

Community satisfaction with indoor residue spraying for Malaria control in Karonga, Northern Malawi

Background The Malawi National Malaria Control Program conducted Indoor Residual Spraying (IRS) in 2010 and 2013 in selected hot districts along the valleys including Karonga, but no study has been done to measure community satisfaction levels in these areas. Aim To assess satisfaction levels of community with IRS in both rural and urban settings, in Karonga district. Methods A cross-sectional study was conducted in urban village of Mwahimba and rural village of Fundi. Qualitative and quantitative data was collected from households’ representatives through Focus Group Discussions (FGDs) using De Wets’s Schutte tool. Qualitative data was analysed using thematic analysis while numbers and percentages were generated using Microsoft excel. Results Overall level of satisfaction in Fundi was estimated at 69% while that of Mwahimba was at 60.9%. In Fundi village, 66.1 % (37) of the household representatives were satisfied while in Mwahimba village, 60.7 % (34) were satisfied with the IRS programme. Factors that led to satisfaction were minimal adverse effects of the chemical on people after spraying, killing of other insects, sprayer’ courtesy and good communication. Factors behind dissatisfaction include: short residual effect of the chemical used, over-dilution of the chemical and minimal community involvement. Conclusion Despite finding high satisfaction levels in rural village than in an urban village, overall all the villages reported low levels of satisfaction with IRS due to various factors some of which common to both villages. Karonga District Health Office needs to involve the community in the process of spraying by recruiting sprayers from the target area and also explaining the purpose of dilution and the dilution factor to community members.

Formulations and Metaheuristics for combinatorial optimization problems

Combinatorial optimization problems have been strongly addressed throughout history. Their study involves highly applied problems that must be solved in reasonable times. This doctoral Thesis addresses three Operations Research problems: the first deals with the Traveling Salesman Problem with Pickups and Delivery with Handling cost, which was approached with two metaheuristics based on Iterated Local Search; the results show that the proposed methods are faster and obtain good results respect to the metaheuristics from the literature. The second problem corresponds to the Quadratic Multiple Knapsack Problem, and polynomial formulations and relaxations are presented for new instances of the problem; in addition, a metaheuristic and a matheuristic are proposed that are competitive with state of the art algorithms. Finally, an Open-Pit Mining problem is approached. This problem is solved with a parallel genetic algorithm that allows excavations using truncated cones. Each of these problems was computationally tested with difficult instances from the literature, obtaining good quality results in reasonable computational times, and making significant contributions to the state of the art techniques of Operations Research.