Run-Time Dynamically-Adaptable FPGA-Based Architecture for High-Performance Autonomous Distributed Systems

Esta tesis doctoral se enmarca dentro del campo de los sistemas embebidos reconfigurables, redes de sensores inalámbricas para aplicaciones de altas prestaciones, y computación distribuida. El documento se centra en el estudio de alternativas de procesamiento para sistemas embebidos autónomos distribuidos de altas prestaciones (por sus siglas en inglés, High-Performance Autonomous Distributed Systems (HPADS)), así como su evolución hacia el procesamiento de alta resolución. El estudio se ha llevado a cabo tanto a nivel de plataforma como a nivel de las arquitecturas de procesamiento dentro de la plataforma con el objetivo de optimizar aspectos tan relevantes como la eficiencia energética, la capacidad de cómputo y la tolerancia a fallos del sistema. Los HPADS son sistemas realimentados, normalmente formados por elementos distribuidos conectados o no en red, con cierta capacidad de adaptación, y con inteligencia suficiente para llevar a cabo labores de prognosis y/o autoevaluación. Esta clase de sistemas suele formar parte de sistemas más complejos llamados sistemas ciber-físicos (por sus siglas en inglés, Cyber-Physical Systems (CPSs)). Los CPSs cubren un espectro enorme de aplicaciones, yendo desde aplicaciones médicas, fabricación, o aplicaciones aeroespaciales, entre otras muchas. Para el diseño de este tipo de sistemas, aspectos tales como la confiabilidad, la definición de modelos de computación, o el uso de metodologías y/o herramientas que faciliten el incremento de la escalabilidad y de la gestión de la complejidad, son fundamentales. La primera parte de esta tesis doctoral se centra en el estudio de aquellas plataformas existentes en el estado del arte que por sus características pueden ser aplicables en el campo de los CPSs, así como en la propuesta de un nuevo diseño de plataforma de altas prestaciones que se ajuste mejor a los nuevos y más exigentes requisitos de las nuevas aplicaciones. Esta primera parte incluye descripción, implementación y validación de la plataforma propuesta, así como conclusiones sobre su usabilidad y sus limitaciones. Los principales objetivos para el diseño de la plataforma propuesta se enumeran a continuación: • Estudiar la viabilidad del uso de una FPGA basada en RAM como principal procesador de la plataforma en cuanto a consumo energético y capacidad de cómputo. • Propuesta de técnicas de gestión del consumo de energía en cada etapa del perfil de trabajo de la plataforma. •Propuestas para la inclusión de reconfiguración dinámica y parcial de la FPGA (por sus siglas en inglés, Dynamic Partial Reconfiguration (DPR)) de forma que sea posible cambiar ciertas partes del sistema en tiempo de ejecución y sin necesidad de interrumpir al resto de las partes. Evaluar su aplicabilidad en el caso de HPADS. Las nuevas aplicaciones y nuevos escenarios a los que se enfrentan los CPSs, imponen nuevos requisitos en cuanto al ancho de banda necesario para el procesamiento de los datos, así como en la adquisición y comunicación de los mismos, además de un claro incremento en la complejidad de los algoritmos empleados. Para poder cumplir con estos nuevos requisitos, las plataformas están migrando desde sistemas tradicionales uni-procesador de 8 bits, a sistemas híbridos hardware-software que incluyen varios procesadores, o varios procesadores y lógica programable. Entre estas nuevas arquitecturas, las FPGAs y los sistemas en chip (por sus siglas en inglés, System on Chip (SoC)) que incluyen procesadores embebidos y lógica programable, proporcionan soluciones con muy buenos resultados en cuanto a consumo energético, precio, capacidad de cómputo y flexibilidad. Estos buenos resultados son aún mejores cuando las aplicaciones tienen altos requisitos de cómputo y cuando las condiciones de trabajo son muy susceptibles de cambiar en tiempo real. La plataforma propuesta en esta tesis doctoral se ha denominado HiReCookie. La arquitectura incluye una FPGA basada en RAM como único procesador, así como un diseño compatible con la plataforma para redes de sensores inalámbricas desarrollada en el Centro de Electrónica Industrial de la Universidad Politécnica de Madrid (CEI-UPM) conocida como Cookies. Esta FPGA, modelo Spartan-6 LX150, era, en el momento de inicio de este trabajo, la mejor opción en cuanto a consumo y cantidad de recursos integrados, cuando además, permite el uso de reconfiguración dinámica y parcial. Es importante resaltar que aunque los valores de consumo son los mínimos para esta familia de componentes, la potencia instantánea consumida sigue siendo muy alta para aquellos sistemas que han de trabajar distribuidos, de forma autónoma, y en la mayoría de los casos alimentados por baterías. Por esta razón, es necesario incluir en el diseño estrategias de ahorro energético para incrementar la usabilidad y el tiempo de vida de la plataforma. La primera estrategia implementada consiste en dividir la plataforma en distintas islas de alimentación de forma que sólo aquellos elementos que sean estrictamente necesarios permanecerán alimentados, cuando el resto puede estar completamente apagado. De esta forma es posible combinar distintos modos de operación y así optimizar enormemente el consumo de energía. El hecho de apagar la FPGA para ahora energía durante los periodos de inactividad, supone la pérdida de la configuración, puesto que la memoria de configuración es una memoria volátil. Para reducir el impacto en el consumo y en el tiempo que supone la reconfiguración total de la plataforma una vez encendida, en este trabajo, se incluye una técnica para la compresión del archivo de configuración de la FPGA, de forma que se consiga una reducción del tiempo de configuración y por ende de la energía consumida. Aunque varios de los requisitos de diseño pueden satisfacerse con el diseño de la plataforma HiReCookie, es necesario seguir optimizando diversos parámetros tales como el consumo energético, la tolerancia a fallos y la capacidad de procesamiento. Esto sólo es posible explotando todas las posibilidades ofrecidas por la arquitectura de procesamiento en la FPGA. Por lo tanto, la segunda parte de esta tesis doctoral está centrada en el diseño de una arquitectura reconfigurable denominada ARTICo3 (Arquitectura Reconfigurable para el Tratamiento Inteligente de Cómputo, Confiabilidad y Consumo de energía) para la mejora de estos parámetros por medio de un uso dinámico de recursos. ARTICo3 es una arquitectura de procesamiento para FPGAs basadas en RAM, con comunicación tipo bus, preparada para dar soporte para la gestión dinámica de los recursos internos de la FPGA en tiempo de ejecución gracias a la inclusión de reconfiguración dinámica y parcial. Gracias a esta capacidad de reconfiguración parcial, es posible adaptar los niveles de capacidad de procesamiento, energía consumida o tolerancia a fallos para responder a las demandas de la aplicación, entorno, o métricas internas del dispositivo mediante la adaptación del número de recursos asignados para cada tarea. Durante esta segunda parte de la tesis se detallan el diseño de la arquitectura, su implementación en la plataforma HiReCookie, así como en otra familia de FPGAs, y su validación por medio de diferentes pruebas y demostraciones. Los principales objetivos que se plantean la arquitectura son los siguientes: • Proponer una metodología basada en un enfoque multi-hilo, como las propuestas por CUDA (por sus siglas en inglés, Compute Unified Device Architecture) u Open CL, en la cual distintos kernels, o unidades de ejecución, se ejecuten en un numero variable de aceleradores hardware sin necesidad de cambios en el código de aplicación. • Proponer un diseño y proporcionar una arquitectura en la que las condiciones de trabajo cambien de forma dinámica dependiendo bien de parámetros externos o bien de parámetros que indiquen el estado de la plataforma. Estos cambios en el punto de trabajo de la arquitectura serán posibles gracias a la reconfiguración dinámica y parcial de aceleradores hardware en tiempo real. • Explotar las posibilidades de procesamiento concurrente, incluso en una arquitectura basada en bus, por medio de la optimización de las transacciones en ráfaga de datos hacia los aceleradores. •Aprovechar las ventajas ofrecidas por la aceleración lograda por módulos puramente hardware para conseguir una mejor eficiencia energética. • Ser capaces de cambiar los niveles de redundancia de hardware de forma dinámica según las necesidades del sistema en tiempo real y sin cambios para el código de aplicación. • Proponer una capa de abstracción entre el código de aplicación y el uso dinámico de los recursos de la FPGA. El diseño en FPGAs permite la utilización de módulos hardware específicamente creados para una aplicación concreta. De esta forma es posible obtener rendimientos mucho mayores que en el caso de las arquitecturas de propósito general. Además, algunas FPGAs permiten la reconfiguración dinámica y parcial de ciertas partes de su lógica en tiempo de ejecución, lo cual dota al diseño de una gran flexibilidad. Los fabricantes de FPGAs ofrecen arquitecturas predefinidas con la posibilidad de añadir bloques prediseñados y poder formar sistemas en chip de una forma más o menos directa. Sin embargo, la forma en la que estos módulos hardware están organizados dentro de la arquitectura interna ya sea estática o dinámicamente, o la forma en la que la información se intercambia entre ellos, influye enormemente en la capacidad de cómputo y eficiencia energética del sistema. De la misma forma, la capacidad de cargar módulos hardware bajo demanda, permite añadir bloques redundantes que permitan aumentar el nivel de tolerancia a fallos de los sistemas. Sin embargo, la complejidad ligada al diseño de bloques hardware dedicados no debe ser subestimada. Es necesario tener en cuenta que el diseño de un bloque hardware no es sólo su propio diseño, sino también el diseño de sus interfaces, y en algunos casos de los drivers software para su manejo. Además, al añadir más bloques, el espacio de diseño se hace más complejo, y su programación más difícil. Aunque la mayoría de los fabricantes ofrecen interfaces predefinidas, IPs (por sus siglas en inglés, Intelectual Property) comerciales y plantillas para ayudar al diseño de los sistemas, para ser capaces de explotar las posibilidades reales del sistema, es necesario construir arquitecturas sobre las ya establecidas para facilitar el uso del paralelismo, la redundancia, y proporcionar un entorno que soporte la gestión dinámica de los recursos. Para proporcionar este tipo de soporte, ARTICo3 trabaja con un espacio de soluciones formado por tres ejes fundamentales: computación, consumo energético y confiabilidad. De esta forma, cada punto de trabajo se obtiene como una solución de compromiso entre estos tres parámetros. Mediante el uso de la reconfiguración dinámica y parcial y una mejora en la transmisión de los datos entre la memoria principal y los aceleradores, es posible dedicar un número variable de recursos en el tiempo para cada tarea, lo que hace que los recursos internos de la FPGA sean virtualmente ilimitados. Este variación en el tiempo del número de recursos por tarea se puede usar bien para incrementar el nivel de paralelismo, y por ende de aceleración, o bien para aumentar la redundancia, y por lo tanto el nivel de tolerancia a fallos. Al mismo tiempo, usar un numero óptimo de recursos para una tarea mejora el consumo energético ya que bien es posible disminuir la potencia instantánea consumida, o bien el tiempo de procesamiento. Con el objetivo de mantener los niveles de complejidad dentro de unos límites lógicos, es importante que los cambios realizados en el hardware sean totalmente transparentes para el código de aplicación. A este respecto, se incluyen distintos niveles de transparencia: • Transparencia a la escalabilidad: los recursos usados por una misma tarea pueden ser modificados sin que el código de aplicación sufra ningún cambio. • Transparencia al rendimiento: el sistema aumentara su rendimiento cuando la carga de trabajo aumente, sin cambios en el código de aplicación. • Transparencia a la replicación: es posible usar múltiples instancias de un mismo módulo bien para añadir redundancia o bien para incrementar la capacidad de procesamiento. Todo ello sin que el código de aplicación cambie. • Transparencia a la posición: la posición física de los módulos hardware es arbitraria para su direccionamiento desde el código de aplicación. • Transparencia a los fallos: si existe un fallo en un módulo hardware, gracias a la redundancia, el código de aplicación tomará directamente el resultado correcto. • Transparencia a la concurrencia: el hecho de que una tarea sea realizada por más o menos bloques es transparente para el código que la invoca. Por lo tanto, esta tesis doctoral contribuye en dos líneas diferentes. En primer lugar, con el diseño de la plataforma HiReCookie y en segundo lugar con el diseño de la arquitectura ARTICo3. Las principales contribuciones de esta tesis se resumen a continuación. • Arquitectura de la HiReCookie incluyendo: o Compatibilidad con la plataforma Cookies para incrementar las capacidades de esta. o División de la arquitectura en distintas islas de alimentación. o Implementación de los diversos modos de bajo consumo y políticas de despertado del nodo. o Creación de un archivo de configuración de la FPGA comprimido para reducir el tiempo y el consumo de la configuración inicial. • Diseño de la arquitectura reconfigurable para FPGAs basadas en RAM ARTICo3: o Modelo de computación y modos de ejecución inspirados en el modelo de CUDA pero basados en hardware reconfigurable con un número variable de bloques de hilos por cada unidad de ejecución. o Estructura para optimizar las transacciones de datos en ráfaga proporcionando datos en cascada o en paralelo a los distinto módulos incluyendo un proceso de votado por mayoría y operaciones de reducción. o Capa de abstracción entre el procesador principal que incluye el código de aplicación y los recursos asignados para las diferentes tareas. o Arquitectura de los módulos hardware reconfigurables para mantener la escalabilidad añadiendo una la interfaz para las nuevas funcionalidades con un simple acceso a una memoria RAM interna. o Caracterización online de las tareas para proporcionar información a un módulo de gestión de recursos para mejorar la operación en términos de energía y procesamiento cuando además se opera entre distintos nieles de tolerancia a fallos. El documento está dividido en dos partes principales formando un total de cinco capítulos. En primer lugar, después de motivar la necesidad de nuevas plataformas para cubrir las nuevas aplicaciones, se detalla el diseño de la plataforma HiReCookie, sus partes, las posibilidades para bajar el consumo energético y se muestran casos de uso de la plataforma así como pruebas de validación del diseño. La segunda parte del documento describe la arquitectura reconfigurable, su implementación en varias FPGAs, y pruebas de validación en términos de capacidad de procesamiento y consumo energético, incluyendo cómo estos aspectos se ven afectados por el nivel de tolerancia a fallos elegido. Los capítulos a lo largo del documento son los siguientes: El capítulo 1 analiza los principales objetivos, motivación y aspectos teóricos necesarios para seguir el resto del documento. El capítulo 2 está centrado en el diseño de la plataforma HiReCookie y sus posibilidades para disminuir el consumo de energía. El capítulo 3 describe la arquitectura reconfigurable ARTICo3. El capítulo 4 se centra en las pruebas de validación de la arquitectura usando la plataforma HiReCookie para la mayoría de los tests. Un ejemplo de aplicación es mostrado para analizar el funcionamiento de la arquitectura. El capítulo 5 concluye esta tesis doctoral comentando las conclusiones obtenidas, las contribuciones originales del trabajo y resultados y líneas futuras. ABSTRACT This PhD Thesis is framed within the field of dynamically reconfigurable embedded systems, advanced sensor networks and distributed computing. The document is centred on the study of processing solutions for high-performance autonomous distributed systems (HPADS) as well as their evolution towards High performance Computing (HPC) systems. The approach of the study is focused on both platform and processor levels to optimise critical aspects such as computing performance, energy efficiency and fault tolerance. HPADS are considered feedback systems, normally networked and/or distributed, with real-time adaptive and predictive functionality. These systems, as part of more complex systems known as Cyber-Physical Systems (CPSs), can be applied in a wide range of fields such as military, health care, manufacturing, aerospace, etc. For the design of HPADS, high levels of dependability, the definition of suitable models of computation, and the use of methodologies and tools to support scalability and complexity management, are required. The first part of the document studies the different possibilities at platform design level in the state of the art, together with description, development and validation tests of the platform proposed in this work to cope with the previously mentioned requirements. The main objectives targeted by this platform design are the following: • Study the feasibility of using SRAM-based FPGAs as the main processor of the platform in terms of energy consumption and performance for high demanding applications. • Analyse and propose energy management techniques to reduce energy consumption in every stage of the working profile of the platform. • Provide a solution with dynamic partial and wireless remote HW reconfiguration (DPR) to be able to change certain parts of the FPGA design at run time and on demand without interrupting the rest of the system. • Demonstrate the applicability of the platform in different test-bench applications. In order to select the best approach for the platform design in terms of processing alternatives, a study of the evolution of the state-of-the-art platforms is required to analyse how different architectures cope with new more demanding applications and scenarios: security, mixed-critical systems for aerospace, multimedia applications, or military environments, among others. In all these scenarios, important changes in the required processing bandwidth or the complexity of the algorithms used are provoking the migration of the platforms from single microprocessor architectures to multiprocessing and heterogeneous solutions with more instant power consumption but higher energy efficiency. Within these solutions, FPGAs and Systems on Chip including FPGA fabric and dedicated hard processors, offer a good trade of among flexibility, processing performance, energy consumption and price, when they are used in demanding applications where working conditions are very likely to vary over time and high complex algorithms are required. The platform architecture proposed in this PhD Thesis is called HiReCookie. It includes an SRAM-based FPGA as the main and only processing unit. The FPGA selected, the Xilinx Spartan-6 LX150, was at the beginning of this work the best choice in terms of amount of resources and power. Although, the power levels are the lowest of these kind of devices, they can be still very high for distributed systems that normally work powered by batteries. For that reason, it is necessary to include different energy saving possibilities to increase the usability of the platform. In order to reduce energy consumption, the platform architecture is divided into different power islands so that only those parts of the systems that are strictly needed are powered on, while the rest of the islands can be completely switched off. This allows a combination of different low power modes to decrease energy. In addition, one of the most important handicaps of SRAM-based FPGAs is that they are not alive at power up. Therefore, recovering the system from a switch-off state requires to reload the FPGA configuration from a non-volatile memory device. For that reason, this PhD Thesis also proposes a methodology to compress the FPGA configuration file in order to reduce time and energy during the initial configuration process. Although some of the requirements for the design of HPADS are already covered by the design of the HiReCookie platform, it is necessary to continue improving energy efficiency, computing performance and fault tolerance. This is only possible by exploiting all the opportunities provided by the processing architectures configured inside the FPGA. Therefore, the second part of the thesis details the design of the so called ARTICo3 FPGA architecture to enhance the already intrinsic capabilities of the FPGA. ARTICo3 is a DPR-capable bus-based virtual architecture for multiple HW acceleration in SRAM-based FPGAs. The architecture provides support for dynamic resource management in real time. In this way, by using DPR, it will be possible to change the levels of computing performance, energy consumption and fault tolerance on demand by increasing or decreasing the amount of resources used by the different tasks. Apart from the detailed design of the architecture and its implementation in different FPGA devices, different validation tests and comparisons are also shown. The main objectives targeted by this FPGA architecture are listed as follows: • Provide a method based on a multithread approach such as those offered by CUDA (Compute Unified Device Architecture) or OpenCL kernel executions, where kernels are executed in a variable number of HW accelerators without requiring application code changes. • Provide an architecture to dynamically adapt working points according to either self-measured or external parameters in terms of energy consumption, fault tolerance and computing performance. Taking advantage of DPR capabilities, the architecture must provide support for a dynamic use of resources in real time. • Exploit concurrent processing capabilities in a standard bus-based system by optimizing data transactions to and from HW accelerators. • Measure the advantage of HW acceleration as a technique to boost performance to improve processing times and save energy by reducing active times for distributed embedded systems. • Dynamically change the levels of HW redundancy to adapt fault tolerance in real time. • Provide HW abstraction from SW application design. FPGAs give the possibility of designing specific HW blocks for every required task to optimise performance while some of them include the possibility of including DPR. Apart from the possibilities provided by manufacturers, the way these HW modules are organised, addressed and multiplexed in area and time can improve computing performance and energy consumption. At the same time, fault tolerance and security techniques can also be dynamically included using DPR. However, the inherent complexity of designing new HW modules for every application is not negligible. It does not only consist of the HW description, but also the design of drivers and interfaces with the rest of the system, while the design space is widened and more complex to define and program. Even though the tools provided by the majority of manufacturers already include predefined bus interfaces, commercial IPs, and templates to ease application prototyping, it is necessary to improve these capabilities. By adding new architectures on top of them, it is possible to take advantage of parallelization and HW redundancy while providing a framework to ease the use of dynamic resource management. ARTICo3 works within a solution space where working points change at run time in a 3D space defined by three different axes: Computation, Consumption, and Fault Tolerance. Therefore, every working point is found as a trade-off solution among these three axes. By means of DPR, different accelerators can be multiplexed so that the amount of available resources for any application is virtually unlimited. Taking advantage of DPR capabilities and a novel way of transmitting data to the reconfigurable HW accelerators, it is possible to dedicate a dynamically-changing number of resources for a given task in order to either boost computing speed or adding HW redundancy and a voting process to increase fault-tolerance levels. At the same time, using an optimised amount of resources for a given task reduces energy consumption by reducing instant power or computing time. In order to keep level complexity under certain limits, it is important that HW changes are transparent for the application code. Therefore, different levels of transparency are targeted by the system: • Scalability transparency: a task must be able to expand its resources without changing the system structure or application algorithms. • Performance transparency: the system must reconfigure itself as load changes. • Replication transparency: multiple instances of the same task are loaded to increase reliability and performance. • Location transparency: resources are accessed with no knowledge of their location by the application code. • Failure transparency: task must be completed despite a failure in some components. • Concurrency transparency: different tasks will work in a concurrent way transparent to the application code. Therefore, as it can be seen, the Thesis is contributing in two different ways. First with the design of the HiReCookie platform and, second with the design of the ARTICo3 architecture. The main contributions of this PhD Thesis are then listed below: • Architecture of the HiReCookie platform including: o Compatibility of the processing layer for high performance applications with the Cookies Wireless Sensor Network platform for fast prototyping and implementation. o A division of the architecture in power islands. o All the different low-power modes. o The creation of the partial-initial bitstream together with the wake-up policies of the node. • The design of the reconfigurable architecture for SRAM FPGAs: ARTICo3: o A model of computation and execution modes inspired in CUDA but based on reconfigurable HW with a dynamic number of thread blocks per kernel. o A structure to optimise burst data transactions providing coalesced or parallel data to HW accelerators, parallel voting process and reduction operation. o The abstraction provided to the host processor with respect to the operation of the kernels in terms of the number of replicas, modes of operation, location in the reconfigurable area and addressing. o The architecture of the modules representing the thread blocks to make the system scalable by adding functional units only adding an access to a BRAM port. o The online characterization of the kernels to provide information to a scheduler or resource manager in terms of energy consumption and processing time when changing among different fault-tolerance levels, as well as if a kernel is expected to work in the memory-bounded or computing-bounded areas. The document of the Thesis is divided into two main parts with a total of five chapters. First, after motivating the need for new platforms to cover new more demanding applications, the design of the HiReCookie platform, its parts and several partial tests are detailed. The design of the platform alone does not cover all the needs of these applications. Therefore, the second part describes the architecture inside the FPGA, called ARTICo3, proposed in this PhD Thesis. The architecture and its implementation are tested in terms of energy consumption and computing performance showing different possibilities to improve fault tolerance and how this impact in energy and time of processing. Chapter 1 shows the main goals of this PhD Thesis and the technology background required to follow the rest of the document. Chapter 2 shows all the details about the design of the FPGA-based platform HiReCookie. Chapter 3 describes the ARTICo3 architecture. Chapter 4 is focused on the validation tests of the ARTICo3 architecture. An application for proof of concept is explained where typical kernels related to image processing and encryption algorithms are used. Further experimental analyses are performed using these kernels. Chapter 5 concludes the document analysing conclusions, comments about the contributions of the work, and some possible future lines for the work.

Brain-Computer Interfaces: Desarrollo de un sistema de identificación de estados mentales alfa

En el mundo actual las aplicaciones basadas en sistemas biométricos, es decir, aquellas que miden las señales eléctricas de nuestro organismo, están creciendo a un gran ritmo. Todos estos sistemas incorporan sensores biomédicos, que ayudan a los usuarios a controlar mejor diferentes aspectos de la rutina diaria, como podría ser llevar un seguimiento detallado de una rutina deportiva, o de la calidad de los alimentos que ingerimos. Entre estos sistemas biométricos, los que se basan en la interpretación de las señales cerebrales, mediante ensayos de electroencefalografía o EEG están cogiendo cada vez más fuerza para el futuro, aunque están todavía en una situación bastante incipiente, debido a la elevada complejidad del cerebro humano, muy desconocido para los científicos hasta el siglo XXI. Por estas razones, los dispositivos que utilizan la interfaz cerebro-máquina, también conocida como BCI (Brain Computer Interface), están cogiendo cada vez más popularidad. El funcionamiento de un sistema BCI consiste en la captación de las ondas cerebrales de un sujeto para después procesarlas e intentar obtener una representación de una acción o de un pensamiento del individuo. Estos pensamientos, correctamente interpretados, son posteriormente usados para llevar a cabo una acción. Ejemplos de aplicación de sistemas BCI podrían ser mover el motor de una silla de ruedas eléctrica cuando el sujeto realice, por ejemplo, la acción de cerrar un puño, o abrir la cerradura de tu propia casa usando un patrón cerebral propio. Los sistemas de procesamiento de datos están evolucionando muy rápido con el paso del tiempo. Los principales motivos son la alta velocidad de procesamiento y el bajo consumo energético de las FPGAs (Field Programmable Gate Array). Además, las FPGAs cuentan con una arquitectura reconfigurable, lo que las hace más versátiles y potentes que otras unidades de procesamiento como las CPUs o las GPUs.En el CEI (Centro de Electrónica Industrial), donde se lleva a cabo este TFG, se dispone de experiencia en el diseño de sistemas reconfigurables en FPGAs. Este TFG es el segundo de una línea de proyectos en la cual se busca obtener un sistema capaz de procesar correctamente señales cerebrales, para llegar a un patrón común que nos permita actuar en consecuencia. Más concretamente, se busca detectar cuando una persona está quedándose dormida a través de la captación de unas ondas cerebrales, conocidas como ondas alfa, cuya frecuencia está acotada entre los 8 y los 13 Hz. Estas ondas, que aparecen cuando cerramos los ojos y dejamos la mente en blanco, representan un estado de relajación mental. Por tanto, este proyecto comienza como inicio de un sistema global de BCI, el cual servirá como primera toma de contacto con el procesamiento de las ondas cerebrales, para el posterior uso de hardware reconfigurable sobre el cual se implementarán los algoritmos evolutivos. Por ello se vuelve necesario desarrollar un sistema de procesamiento de datos en una FPGA. Estos datos se procesan siguiendo la metodología de procesamiento digital de señales, y en este caso se realiza un análisis de la frecuencia utilizando la transformada rápida de Fourier, o FFT. Una vez desarrollado el sistema de procesamiento de los datos, se integra con otro sistema que se encarga de captar los datos recogidos por un ADC (Analog to Digital Converter), conocido como ADS1299. Este ADC está especialmente diseñado para captar potenciales del cerebro humano. De esta forma, el sistema final capta los datos mediante el ADS1299, y los envía a la FPGA que se encarga de procesarlos. La interpretación es realizada por los usuarios que analizan posteriormente los datos procesados. Para el desarrollo del sistema de procesamiento de los datos, se dispone primariamente de dos plataformas de estudio, a partir de las cuales se captarán los datos para después realizar el procesamiento: 1. La primera consiste en una herramienta comercial desarrollada y distribuida por OpenBCI, proyecto que se dedica a la venta de hardware para la realización de EEG, así como otros ensayos. Esta herramienta está formada por un microprocesador, un módulo de memoria SD para el almacenamiento de datos, y un módulo de comunicación inalámbrica que transmite los datos por Bluetooth. Además cuenta con el mencionado ADC ADS1299. Esta plataforma ofrece una interfaz gráfica que sirve para realizar la investigación previa al diseño del sistema de procesamiento, al permitir tener una primera toma de contacto con el sistema. 2. La segunda plataforma consiste en un kit de evaluación para el ADS1299, desde la cual se pueden acceder a los diferentes puertos de control a través de los pines de comunicación del ADC. Esta plataforma se conectará con la FPGA en el sistema integrado. Para entender cómo funcionan las ondas más simples del cerebro, así como saber cuáles son los requisitos mínimos en el análisis de ondas EEG se realizaron diferentes consultas con el Dr Ceferino Maestu, neurofisiólogo del Centro de Tecnología Biomédica (CTB) de la UPM. Él se encargó de introducirnos en los distintos procedimientos en el análisis de ondas en electroencefalogramas, así como la forma en que se deben de colocar los electrodos en el cráneo. Para terminar con la investigación previa, se realiza en MATLAB un primer modelo de procesamiento de los datos. Una característica muy importante de las ondas cerebrales es la aleatoriedad de las mismas, de forma que el análisis en el dominio del tiempo se vuelve muy complejo. Por ello, el paso más importante en el procesamiento de los datos es el paso del dominio temporal al dominio de la frecuencia, mediante la aplicación de la transformada rápida de Fourier o FFT (Fast Fourier Transform), donde se pueden analizar con mayor precisión los datos recogidos. El modelo desarrollado en MATLAB se utiliza para obtener los primeros resultados del sistema de procesamiento, el cual sigue los siguientes pasos. 1. Se captan los datos desde los electrodos y se escriben en una tabla de datos. 2. Se leen los datos de la tabla. 3. Se elige el tamaño temporal de la muestra a procesar. 4. Se aplica una ventana para evitar las discontinuidades al principio y al final del bloque analizado. 5. Se completa la muestra a convertir con con zero-padding en el dominio del tiempo. 6. Se aplica la FFT al bloque analizado con ventana y zero-padding. 7. Los resultados se llevan a una gráfica para ser analizados. Llegados a este punto, se observa que la captación de ondas alfas resulta muy viable. Aunque es cierto que se presentan ciertos problemas a la hora de interpretar los datos debido a la baja resolución temporal de la plataforma de OpenBCI, este es un problema que se soluciona en el modelo desarrollado, al permitir el kit de evaluación (sistema de captación de datos) actuar sobre la velocidad de captación de los datos, es decir la frecuencia de muestreo, lo que afectará directamente a esta precisión. Una vez llevado a cabo el primer procesamiento y su posterior análisis de los resultados obtenidos, se procede a realizar un modelo en Hardware que siga los mismos pasos que el desarrollado en MATLAB, en la medida que esto sea útil y viable. Para ello se utiliza el programa XPS (Xilinx Platform Studio) contenido en la herramienta EDK (Embedded Development Kit), que nos permite diseñar un sistema embebido. Este sistema cuenta con: Un microprocesador de tipo soft-core llamado MicroBlaze, que se encarga de gestionar y controlar todo el sistema; Un bloque FFT que se encarga de realizar la transformada rápida Fourier; Cuatro bloques de memoria BRAM, donde se almacenan los datos de entrada y salida del bloque FFT y un multiplicador para aplicar la ventana a los datos de entrada al bloque FFT; Un bus PLB, que consiste en un bus de control que se encarga de comunicar el MicroBlaze con los diferentes elementos del sistema. Tras el diseño Hardware se procede al diseño Software utilizando la herramienta SDK(Software Development Kit).También en esta etapa se integra el sistema de captación de datos, el cual se controla mayoritariamente desde el MicroBlaze. Por tanto, desde este entorno se programa el MicroBlaze para gestionar el Hardware que se ha generado. A través del Software se gestiona la comunicación entre ambos sistemas, el de captación y el de procesamiento de los datos. También se realiza la carga de los datos de la ventana a aplicar en la memoria correspondiente. En las primeras etapas de desarrollo del sistema, se comienza con el testeo del bloque FFT, para poder comprobar el funcionamiento del mismo en Hardware. Para este primer ensayo, se carga en la BRAM los datos de entrada al bloque FFT y en otra BRAM los datos de la ventana aplicada. Los datos procesados saldrán a dos BRAM, una para almacenar los valores reales de la transformada y otra para los imaginarios. Tras comprobar el correcto funcionamiento del bloque FFT, se integra junto al sistema de adquisición de datos. Posteriormente se procede a realizar un ensayo de EEG real, para captar ondas alfa. Por otro lado, y para validar el uso de las FPGAs como unidades ideales de procesamiento, se realiza una medición del tiempo que tarda el bloque FFT en realizar la transformada. Este tiempo se compara con el tiempo que tarda MATLAB en realizar la misma transformada a los mismos datos. Esto significa que el sistema desarrollado en Hardware realiza la transformada rápida de Fourier 27 veces más rápido que lo que tarda MATLAB, por lo que se puede ver aquí la gran ventaja competitiva del Hardware en lo que a tiempos de ejecución se refiere. En lo que al aspecto didáctico se refiere, este TFG engloba diferentes campos. En el campo de la electrónica:  Se han mejorado los conocimientos en MATLAB, así como diferentes herramientas que ofrece como FDATool (Filter Design Analysis Tool).  Se han adquirido conocimientos de técnicas de procesado de señal, y en particular, de análisis espectral.  Se han mejorado los conocimientos en VHDL, así como su uso en el entorno ISE de Xilinx.  Se han reforzado los conocimientos en C mediante la programación del MicroBlaze para el control del sistema.  Se ha aprendido a crear sistemas embebidos usando el entorno de desarrollo de Xilinx usando la herramienta EDK (Embedded Development Kit). En el campo de la neurología, se ha aprendido a realizar ensayos EEG, así como a analizar e interpretar los resultados mostrados en el mismo. En cuanto al impacto social, los sistemas BCI afectan a muchos sectores, donde destaca el volumen de personas con discapacidades físicas, para los cuales, este sistema implica una oportunidad de aumentar su autonomía en el día a día. También otro sector importante es el sector de la investigación médica, donde los sistemas BCIs son aplicables en muchas aplicaciones como, por ejemplo, la detección y estudio de enfermedades cognitivas.

Paralelización y mejora del proceso de conformación de haz en sistemas de apertura sintética para la generación de imagen ultrasónica en tiempo real

La ecografía es hoy en día uno de los métodos de visualización más populares para examinar el interior de cuerpos opacos. Su aplicación es especialmente significativa tanto en el campo del diagnóstico médico como en las aplicaciones de evaluación no destructiva en el ámbito industrial, donde se evalúa la integridad de un componente o una estructura. El desarrollo de sistemas ecográficos de alta calidad y con buenas prestaciones se basa en el empleo de sistemas multisensoriales conocidos como arrays que pueden estar compuestos por varias decenas de elementos. El desarrollo de estos dispositivos tiene asociada una elevada complejidad, tanto por el número de sensores y la electrónica necesaria para la adquisición paralela de señales, como por la etapa de procesamiento de los datos adquiridos que debe operar en tiempo real. Esta etapa de procesamiento de señal trabaja con un elevado flujo de datos en paralelo y desarrolla, además de la composición de imagen, otras sofisticadas técnicas de medidas sobre los datos (medida de elasticidad, flujo, etc). En este sentido, el desarrollo de nuevos sistemas de imagen con mayores prestaciones (resolución, rango dinámico, imagen 3D, etc) está fuertemente limitado por el número de canales en la apertura del array. Mientras algunos estudios se han centrado en la reducción activa de sensores (sparse arrays como ejemplo), otros se han centrado en analizar diferentes estrategias de adquisiciónn que, operando con un número reducido de canales electrónicos en paralelo, sean capaz por multiplexación emular el funcionamiento de una apertura plena. A estas últimas técnicas se las agrupa mediante el concepto de Técnicas de Apertura Sintética (SAFT). Su interés radica en que no solo son capaces de reducir los requerimientos hardware del sistema (bajo consumo, portabilidad, coste, etc) sino que además permiten dentro de cierto compromiso la mejora de la calidad de imagen respecto a los sistemas convencionales...

Capacitación en metodologías de desarrollo de programas interactivos para Televisión Digital

La TV Digital ha tenido en estos últimos años una gran expansión en todo el mundo (en algunos países ya se está implementando el "apagón analógico", luego del cual toda transmisión televisiva será digital) y con una creciente cobertura en toda Latinoamérica debido a las políticas activas que en los últimos años han llevado a cabo los gobiernos (por ejemplo, el sistema de TDA – Televisión Digital Abierta de Argentina tiene una cobertura actual superior al 80% de la población). Esta expansión se debe a que esta tecnología permite no sólo una mejor calidad de imagen sino también una experiencia de usuario-televidente mucho más rica gracias a que el sistema puede transmitir y procesar datos, además del video y el sonido, y permite interacciones más complejas que la TV tradicional o analógica. Sin embargo, y a pesar de su alcance cada vez más masivo, las grandes ventajas de la TV Digital no están siendo aún explotadas en todo su potencial. Esto se debe, según los estudios realizados, a dos razones principales: (1) no se ha encontrado aún un modelo de negocios superador de la TV tradicional que aproveche la interacción del usuario-televidente (el cual, generalmente por desconocimiento, tampoco exige mayor complejidad y riqueza en su interacción con la TV) y (2) no hay suficientes recursos humanos adecuadamente formados que puedan desarrollar productos que exploten la compleja interacción entre el producto de TV (serie, unitario, película, documental) y el software (que permite el procesamiento de los datos y la interacción con el usuario-televidente) para generar producciones innovadoras en el campo televisivo. El Centro Tecnológico Comunitario de la Municipalidad de Nono (CTC Nono) nos ha solicitado ser recipiente de actividades de extensión que apunten a subsanar específicamente esta segunda causa, la falta de recursos humanos que puedan apropiarse de esta tecnología. A diferencia de muchos otros Centros Tecnológicos Comunitarios, el CTC Nono pudo continuar funcionando durante estos 14 años gracias a la capacidad de sus dirigentes de adaptar permanentemente sus objetivos y su forma de funcionamiento. EL CTC Nono, como tal, comenzó siendo un centro de alfabetización informática y de acceso popular a los servicios TIC básicos, para llegar a ser hoy un activo centro generador de programas de TV regional por un lado y de desarrollos de software por otro. Sin embargo, la característica principal que ha permanecido inmutable a lo largo de estos años es la de ser un centro de atracción, contención y aprendizaje abierto para todos los vecinos con inquietudes productivas y artísticas. Es por ello que, concientes de la enorme potencialidad y alcance de la TV Digital, es que el CTC Nono realiza esta demanda de transferencia que implica proveer conocimiento teórico y práctico para el desarrollo de programas interactivos de TV Digital a grupos multidisciplinarios (de programadores, artistas y productores de TV) de toda la zona de Traslasierra que les permita expandir su producción a esta nueva tecnología de difusión masiva. Es de esperarse que de los cursos, talleres y actividades de seguimiento de proyectos, se podrán obtener productos innovadores que aprovechen todos los beneficios que brinda la TV Digital, llevando el polo de desarrollo de TV generado gracias al CTC Nono a una nueva etapa, de expansión y uso de esta novedosa tecnología.

Capital intelectual y resultados organizativos: análisis en un conjunto de empresas del eje cafetero Colombiano

La presente investigación busca establecer el efecto del capital intelectual en los resultados de un conjunto de empresas del Eje Cafetero Colombiano, para lo cual se recurrió a diversos análisis bivariados, multivariados y de tipo exploratorio descriptivo, entre los cuales cabe mencionar el modelo clasificatorio o clúster, las correlaciones de Pearson y el análisis de componentes principales. Tras el procesamiento de los datos desde el punto de vista estadístico se puede afirmar que solo un reducido número de variables del capital intelectual tiene positivos y significativos efectos en los resultados organizativos. Adicionalmente, las comparaciones entre mejores empresas muestran que las que en su mayoría presentan altos indicadores de capital intelectual están entre la mayoría de las que alcanzan resultados sobresalientes, de lo cual se infiere una relación positiva que conviene indagarse en futuros estudios con más cantidad de sujetos, observaciones y homogeneidad entre ellos.

DOCUMENTS ANALYSIS DATABASE ON ETHNIC GROUPS CONTROL OF INDIGENOUS DOCUMENTARY OF COSTA RICA 1979-2003

One way to do a bibliometric study is to examine each of the records that make up a database, each record and extract key areas that may disclose relevant information about the use of the database and documents in the collection . This article shows how a reference database allows to obtain important data that can reach conclusions that in some cases surprising. For this study we used the following fields of Database Control Documentary Indigenous Nationalities of Costa Rica 1979-2003: author, place of publication, publisher, year, language and support. The database analyzed has two thousand records and was developed in the Winisis. Moreover, analysis of documents was made after processing of the data, which was to export records to Excel software Winisis. After this information extracted from their chosen fields and are held by their respective separate chart or graph to present the results obtained. Furthermore, we show the application of different methods to learn more about the scientific aspects as: the Price Index, the Index of Collaboration This contribution will, first, for (as) students in the course of the race Metric Studies of Library and Information Science, National University, demonstrate and practice what you learned in this area. They may also benefit the (as) professionals from different areas, such as anthropologists (as), sociologists (as), linguists and librarians (as), among others (as).

Redes de influencias y líderes de opinión en las redes sociales

Este Trabajo de Fin de Grado (TFG) se engloba en la línea general Social CRM. Concretamente, está vinculado a un trabajo de investigación llamado “Knowledge discovery in social networks by using a logic-based treatment of implications” desarrollado por P. Cordero, M. Enciso, A. Mora, M. Ojeda-Aciego y C. Rossi en la Universidad de Málaga, en el cual se ofrecen nuevas soluciones para la identificación de influencias de los usuarios en las redes sociales mediante herramientas como el Analisis de Conceptos Formales (FCA). El TFG tiene como objetivo el desarrollo de una aplicación que permita al usuario crear una configuración minimal de usuarios en Twitter a los que seguir para conocer información sobre un número determinado de temas. Para ello, obtendremos información sobre dichos temas mediante la API REST pública que proporciona Twitter y procesaremos los datos mediante algoritmos basados en el Análisis de Conceptos Formales (FCA). Posteriormente, la interpretación de los resultados de dicho análisis nos proporcionará información útil sobre lo expuesto al principio. Así, el trabajo se ha dividido en tres partes fundamentales: 1. Obtención de información (fuentes) 2. Procesamiento de los datos 3. Análisis de resultados El sistema se ha implementado como una aplicación web Java EE 7, utilizando JSF para las interfaces. Para el desarrollo web se han utilizado tecnologías y frameworks como Javascript, JQuery, CSS3, Bootstrap, Twitter4J, etc. Además, se ha seguido una metodología incremental para el desarrollo del proyecto y se ha usado UML como herramienta de modelado. Este proyecto se presenta como un trabajo inicial en el que se expondrán, además del sistema implementado, diversos problemas reales y ejemplos que prueben su funcionamiento y muestren la utilidad práctica del mismo

Estudio in vitro de la resistencia adhesiva en la interfaz de resina entre la base del pad y el resinoso utilizado en cementación indirecta de la técnica lingual

Con el fin de aminorar retrasos por descementación de cualquier accesorio durante el tratamiento de Ortodoncia Lingual, se ha considerado que la fuerza de adhesión es muy importante, especialmente cuando está ubicada en las diferentes interfaces presentes entre el bracket y la resina del PAD; entre la resina del PAD y el cemento resinoso fotopolimerizable y entre este cemento y el esmalte dental. Por lo que este estudio se ha enfocado en determinar la resistencia adhesiva en la interfaz localizada entre la resina de la base del PAD y el cemento resinoso fotopolimerizable utilizando ácido fluorhídrico y óxido de aluminio como tratamiento de superficie previo a la cementación indirecta de la técnica lingual. MATERIALES Y METODOS: El tipo de estudio fue experimental "in vitro", con una muestra de 30 cuerpos de prueba hechos con resina Transbond XT, utilizando para su confección un blíster de brackets, se siguieron tres protocolos diferentes; G1 o grupo control sin ninguna preparación, G2 con aplicación de óxido de aluminio, 50 micrones durante 10 segundos en la superficie del cuerpo de prueba, G3 con aplicación de ácido fluorhídrico al 9% en la superficie del cuerpo de prueba durante 10 minutos. Previo al test de resistencia adhesiva, se realizó los cortes de precisión en cada cuerpo de prueba, obteniendo así 45 tiras de prueba, cada una de las muestras fue adherida a un porta muestra para la prueba de micro tracción, la misma que fue realizada con la máquina universal Mini-Instron modelo 5942, a una velocidad de deformación constante de 0.5 mm/min. Los datos fueron sometidos al test de Normalidad de residuos de Shapiro Wilk (p>0,05) y de LEVENE para el análisis de homogeneidad de las varianzas. La resistencia adhesiva fue comparada entre los grupos por medio del Análisis de Varianza (ANOVA) como factor único para el procesamiento de los datos. Para todos los análisis el nivel de significancia fue del 5% (p< 0,05) con un nivel de confianza del 95% (IC95%). Se consideró estadísticamente significativo valores por debajo de 0,05. RESULTADOS Y CONCLUSIONES: El resultado del test de ANOVA, reveló que el factor de tratamiento de superficie F(2,12)=2,52;p=0,12 no es significante, por lo tanto los diferentes tratamientos de superficie (óxido de aluminio y ácido fluorhídrico) utilizados son equivalentes al grupo control, indicando que no ejercen influencia de manera significativa en los valores de Resistencia Adhesiva (RA) en la preparación de la interfaz localizada entre la resina de la base del PAD y el cemento resinoso fotopolimerizable; concluyendo que se puede utilizar cualquier protocolo de tratamiento de superficie indicado en la presente investigación.

Optimización de la Entrada Salida mediante librerías y lenguajes paralelos

Uno de los grandes retos de la HPC (High Performance Computing) consiste en optimizar el subsistema de Entrada/Salida, (E/S), o I/O (Input/Output). Ken Batcher resume este hecho en la siguiente frase: "Un supercomputador es un dispositivo que convierte los problemas limitados por la potencia de cálculo en problemas limitados por la E/S" ("A Supercomputer is a device for turning compute-bound problems into I/O-bound problems") . En otras palabras, el cuello de botella ya no reside tanto en el procesamiento de los datos como en la disponibilidad de los mismos. Además, este problema se exacerbará con la llegada del Exascale y la popularización de las aplicaciones Big Data. En este contexto, esta tesis contribuye a mejorar el rendimiento y la facilidad de uso del subsistema de E/S de los sistemas de supercomputación. Principalmente se proponen dos contribuciones al respecto: i) una interfaz de E/S desarrollada para el lenguaje Chapel que mejora la productividad del programador a la hora de codificar las operaciones de E/S; y ii) una implementación optimizada del almacenamiento de datos de secuencias genéticas. Con más detalle, la primera contribución estudia y analiza distintas optimizaciones de la E/S en Chapel, al tiempo que provee a los usuarios de una interfaz simple para el acceso paralelo y distribuido a los datos contenidos en ficheros. Por tanto, contribuimos tanto a aumentar la productividad de los desarrolladores, como a que la implementación sea lo más óptima posible. La segunda contribución también se enmarca dentro de los problemas de E/S, pero en este caso se centra en mejorar el almacenamiento de los datos de secuencias genéticas, incluyendo su compresión, y en permitir un uso eficiente de esos datos por parte de las aplicaciones existentes, permitiendo una recuperación eficiente tanto de forma secuencial como aleatoria. Adicionalmente, proponemos una implementación paralela basada en Chapel.

Modelo geológico-geofísico de la zona del silencio en el Centro-Norte de México

En la presente tesis, partiendo de un análisis cualitativo de mapas de anomalías gravimétricas y magnéticas de La Zona del Silencio, localizada al Centro-Norte de México, en la frontera entre los estados de Chihuahua, Coahuila y Durango, en el margen oeste del bloque de Coahuila, con el propósito de encontrar una relación entre los datos geofísicos obtenidos y las estructuras geológicas que se encuentran a lo largo del área de estudio se propuso un modelo que explica el origen de los rasgos geológicos-geofísicos superficiales y profundos. Dicho análisis se realizó a partir del procesamiento e interpretación de los mapas de anomalías tanto gravimétricas como magnéticas. Con los datos gravimétricos obtenidos del International Gravimetric Bureau se generaron mapas de anomalías de Aire Libre y de Bouguer Completa. Con el procesamiento de los datos se elaboraron mapas de las componentes Regional, Residual y Primeras Derivadas. Los datos aeromagnéticos fueron obtenidos del Servicio Geológico Mexicano, con los cuales se generaron mapas de Reducción al Polo y Residual. Complementando con un Modelo Digital de Elevaciones (DME), combinado con la revisión de los estudios geológicos previos se hicieron correlaciones con estructuras superficiales y bloques de basamento profundos de la zona. Dentro del área de investigación se observó una clara diferencia estructural entre basamento cristalino y relleno sedimentario. La dirección del campo gravimétrico es generalmente NNW-SSE y refleja la estructura del basamento. En los mapas de anomalías gravimétricas residuales se observó una tendencia regional con una orientación preferencial NNW-SSE, la cual se asocia con la provincia extensional de Cuencas y Sierras. Las anomalías magnéticas presentan una orientación principal WNW-ESE, las cuales se relacionan con la fábrica de basamento definida con el fallamiento profundo de edad Pérmico-Triásico-Jurásico de orientación WNW-ESE.

Diseño de un modelo de cadena de suministros de materias primas y productos de alta rotación para la pequeña y mediana empresa de El Salvador. Caso ilustrativo.

El abastecimiento ha cobrado mayor énfasis en los últimos años al igual que las empresas o unidades dedicadas a esta actividad; son mejor conocidas como Cadena de Suministros y han surgido a raíz de las oportunidades de mercado que ofrece el país, tales como: Tratados de Libre Comercio (TLC’s), ampliación y modernización de aduanas y vías (carreteras) que permiten mayor accesibilidad y fluidez del transporte, la construcción de puertos como el de la Unión, y la restauración del puerto de Acajutla, etc., lo que permite que este negocio se vuelva más atractivo para la inversión y que contribuya el desarrollo económico y social del país, entre estas empresas esta la Corporación de Franquicias Americanas S.A. de C.V., Es importante resaltar, que para las pequeñas y medianas empresas que quieran apostarle a este sector, obtendrían beneficios al agruparse para formar una sola unidad de abastecimientos, ya que disminuirían costos, mejorarían el manejo de los inventarios, tendrían mayor liquidez y un fortalecimiento en la capacidad de negociación. El presente trabajo de investigación tiene como objetivo principal ayudar a las empresas salvadoreñas y principalmente a la empresa Corporación de Franquicias Americanas S.A. de C.V., por medio de un Modelo de Cadena de Suministros que les permita una gestión eficiente y un uso óptimo de los recursos para convertir el abastecimiento en una ventaja competitiva que agregue valor a la operación y de esa manera poder competir sostenidamente en el mercado. El método que se utilizó fue el científico específicamente el inductivo del que se obtuvo conclusiones generales por medio de la observación y registro de los hechos, detectando las deficiencias; y el deductivo que mediante la observación y procesamiento de los datos se pudo llegar a conclusiones generales con alternativas de solución para los problemas. Las técnicas que se utilizaron para la investigación fueron cuestionarios, entrevista y observación directa. Con el resultado obtenido en el diagnóstico se desarrolló una propuesta la cual contiene procedimientos, Manual de Descripción de puestos y perfiles para las unidades de la Cadena de Suministros.

Monitoreo de movimientos de terreno en el sector del cerro Tamuga del cantón Paute mediante técnicas DGPS

vulnerabilidad a deslizamientos ubicado en el Cerro Tamuga del cantón Paute, provincia del Azuay, la metodología empleada consiste en utilizar la técnica DGPS (Differential Global Positioning System), la misma que incluye el uso simultaneo de dos o más receptores, el método de medida empleado para las observaciones DGPS es el estático rápido con un tiempo de medida de diez minutos para cada hito, los resultados fueron comparados con mediciones realizadas con estación total, para lo que se aplicó el método de medida y cálculo de triangulación; que consiste en observar desde dos bases diferentes al mismo hito para realizar la triangulación y procesamiento de los datos. Durante la etapa de muestreo se realizó 20 campañas de medición con técnicas DGPS, monitoreando un total de 14 hitos, con técnicas convencionales (Topográficas) se realizó 7 campañas y se monitoreó 14 hitos. De estos datos se obtiene la diferencia entre la última y la primera medición tanto para valores de X, Y y Z, y por tanto se obtiene la variación de precisión para los dos métodos de medición (DGPS y Estación Total). Con los resultados (∆X, ∆Y, ∆Z) se realiza el análisis de la direccionalidad de los vectores de desplazamiento mediante la diferencia entre el promedio de todas las mediciones con el primer punto medido. Los resultados DGPS presentan menor variabilidad de los datos, por lo que se sugiere emplear esta técnica en la medición de desplazamiento en extensiones grandes. Con relación al caso de estudio del Cerro Tamuga, se determinó que mediante las mediciones con DGPS, éste no presenta movimientos, pero se deben continuar las campañas de monitoreo para analizar la situación a largo plazo.

Automatización de la adquisición y procesamiento de datos en microscopía electrónica tridimensional

257 P.

La tutoría telemática en la educación a distancia.

Resumen basado en el de la publicación

Procesamiento de la Información Social, Relaciones entre Iguales y Ajuste Social: Agresión y Victimización

El presente estudio fue realizado en tres clases del Centro de Educación Primaria "Filósofo Séneca" de Madrid. El objetivo fue determinar la forma en que los niños de 5º y 6º de educación primaria procesan la información social y su relación con el nivel de ajuste social manifestado, expresado en términos de agresividad y victimización. El estudio, se basa en el Modelo de Procesamiento de la Información Social propuesto por Crick y Dodge (1994) y examina el cuarto paso de éste, la generación de respuestas alternativas. Se recogieron datos de forma individualizada de n=55 niños, 24 niños y 31 niñas. La hipótesis principal, formulada como que un déficit en el procesamiento de la información social se relacionará con unos niveles más altos de agresión y victimización, se mantiene.

The following study was implemented in three classes of the Primary EducationCentre «Filósofo Séneca». Its aim was to determine the way that children of this age processsocial information and the relation between this and the level of aggression or victimizationthey show.The study is based on the Model of Social Information Processing proposed byCrick and Dodge in 1994, and examines the fourth step of this model, the generation of alternative responses. The principal hypothesis, that a deficit in social information process-ing will be related to higher levels of aggression and victimization, is supported.