Integración de la recomendación WMS-C en los estándares preexistentes en la IDE

La experiencia en el uso de los servicios de mapas basados en la especificación Web Map Service (WMS) del Open Geospatial Consortium (OGC) ha demostrado que es necesario utilizar cachés de teselas para lograr un rendimiento aceptable en aplicaciones de difusión masiva, sin embargo no hay ningún mecanismo estándar para que los clientes de mapas aprovechen, a partir de la información proporcionada por el servidor de mapas, la disponibilidad de esta caché. A la espera de que la nueva recomendación WMTS se implante suficientemente, el mecanismo más extendido es la recomendación de perfil WMS-C de OsGeo. Para conseguir que la definición de mapas que contienen servicios WMSC sea lo más automática posible, se ha ampliado el servidor Geoserver para soportar un modelo de mapas de acuerdo con la recomendación WMC con algunas extensiones ad-hoc. La extensión desarrollada para Geoserver amplía su API REST para incluir soporte de WMC. De esta forma, cuando se registra una nueva configuración de mapa, mediante un documento WMC, en el que ciertas capas están cacheadas se procede automáticamente a la activación del cacheado mediante la extensión GeoWebCache. Para la utilización de las nuevas capacidades proporcionadas a Geoserver, se ha desarrollado un cliente de mapas que identifica la existencia de capas cacheadas y procede a utilizar, según convenga, los servicios cacheados y los servicios WMS tradicionales

WMSCWrapper: implementación WMS-C OpenSource para servicios WMS teselados

En este documento se presenta el proyecto Open Source WMSCWrapper: un innovador sistema de caché de teselas geográficas. Su arquitectura permite la inclusión de componentes y sondas experimentales, resultando idóneo para experimentación con nuevas estrategias de caché. El sistema está implementado en Java como un conjunto de servlets que exponen diversos interfaces de servicio como la recomendación WMS del OGC y el perfil WMS-C, así como el acceso por medio de interfaces REST, utilizados por Google Earth, Google Maps y Microsot Bing Maps. Cada petición es analizada en busca del tipo de cliente y de los parámetros obligatorios u opcionales y después transferida a una serie de componentes intercambiables que pueden preprocesar o postprocesar la información según las necesidades. A diferencia de otras implementaciones de WMS-C, se implementan técnicas de gestión de la cache que aplican heurísticas definidas para un dominio de aplicación. De esta manera, se intenta maximizar la probabilidad de acierto, manteniendo el consumo de recursos dentro de unos rangos definidos. Para ello, la actividad de la cache se monitoriza permanentemente almacenando los resultados en un índice espacial en memoria. Este proyecto ofrece un banco de pruebas con el que experimentar con diversas implementaciones de este índice y los indicadores que contienen, así como distintas políticas de reemplazo

A benchmark-driven modelling approach for evaluating deployment choices on a multi-core architecture

The complexity of current and emerging architectures provides users with options about how best to use the available resources, but makes predicting performance challenging. In this work a benchmark-driven model is developed for a simple shallow water code on a Cray XE6 system, to explore how deployment choices such as domain decomposition and core affinity affect performance. The resource sharing present in modern multi-core architectures adds various levels of heterogeneity to the system. Shared resources often includes cache, memory, network controllers and in some cases floating point units (as in the AMD Bulldozer), which mean that the access time depends on the mapping of application tasks, and the core's location within the system. Heterogeneity further increases with the use of hardware-accelerators such as GPUs and the Intel Xeon Phi, where many specialist cores are attached to general-purpose cores. This trend for shared resources and non-uniform cores is expected to continue into the exascale era. The complexity of these systems means that various runtime scenarios are possible, and it has been found that under-populating nodes, altering the domain decomposition and non-standard task to core mappings can dramatically alter performance. To find this out, however, is often a process of trial and error. To better inform this process, a performance model was developed for a simple regular grid-based kernel code, shallow. The code comprises two distinct types of work, loop-based array updates and nearest-neighbour halo-exchanges. Separate performance models were developed for each part, both based on a similar methodology. Application specific benchmarks were run to measure performance for different problem sizes under different execution scenarios. These results were then fed into a performance model that derives resource usage for a given deployment scenario, with interpolation between results as necessary.

Arquiteturas multi-tarefas simultâneas : SEMPRE : arquitetura SMT com capacidade de execução e escalonamento de processos

O avanço tecnológico no projeto de microprocessadores, nos recentes anos, tem seguido duas tendências principais. A primeira tenta aumentar a freqüência do relógio dos mesmos usando componentes digitais e técnicas VLSI mais eficientes. A segunda tenta explorar paralelismo no nível de instrução através da reorganização dos seus componentes internos. Dentro desta segunda abordagem estão as arquiteturas multi-tarefas simultâneas, que são capazes de extrair o paralelismo existente entre e dentro de diferentes tarefas das aplicações, executando instruções de vários fluxos simultaneamente e maximizando assim a utilização do hardware. Apesar do alto custo da implementação em hardware, acredita-se no potencial destas arquiteturas para o futuro próximo, pois é previsto que em breve haverá a disponibilidade de bilhões de transistores para o desenvolvimento de circuitos integrados. Assim, a questão principal a ser encarada talvez seja: como prover instruções paralelas para uma arquitetura deste tipo? Sabe-se que a maioria das aplicações é seqüencial pois os problemas nem sempre possuem uma solução paralela e quando a solução existe os programadores nem sempre têm habilidade para ver a solução paralela. Pensando nestas questões a arquitetura SEMPRE foi projetada. Esta arquitetura executa múltiplos processos, ao invés de múltiplas tarefas, aproveitando assim o paralelismo existente entre diferentes aplicações. Este paralelismo é mais expressivo do que aquele que existe entre tarefas dentro de uma mesma aplicação devido a não existência de sincronismo ou comunicação entre elas. Portanto, a arquitetura SEMPRE aproveita a grande quantidade de processos existentes nas estações de trabalho compartilhadas e servidores de rede. Além disso, esta arquitetura provê suporte de hardware para o escalonamento de processos e instruções especiais para o sistema operacional gerenciar processos com mínimo esforço. Assim, os tempos perdidos com o escalonamento de processos e as trocas de contextos são insignificantes nesta arquitetura, provendo ainda maior desempenho durante a execução das aplicações. Outra característica inovadora desta arquitetura é a existência de um mecanismo de prébusca de processos que, trabalhando em cooperação com o escalonamento de processos, permite reduzir faltas na cache de instruções. Também, devido a essa rápida troca de contexto, a arquitetura permite a definição de uma fatia de tempo (fatia de tempo) menor do que aquela praticada pelo sistema operacional, provendo maior dinâmica na execução das aplicações. A arquitetura SEMPRE foi analisada e avaliada usando modelagem analítica e simulação dirigida por execução de programas do SPEC95. A modelagem mostrou que o escalonamento por hardware reduz os efeitos colaterais causados pela presença de processos na cache de instruções e a simulação comprovou que as diferentes características desta arquitetura podem, juntas, prover ganho de desempenho razoável sobre outras arquiteturas multi-tarefas simultâneas equivalentes, com um pequeno acréscimo de hardware, melhor aproveitando as fatias de tempo atribuídas aos processos.

Proposta de conjunto de simulações para análise de desempenho de processadores superescalares e ensino de arquitetura de computadores

O objetivo deste trabalho é a definição de um conjunto de roteiros para o ensino de arquitetura de computadores com enfoque em arquiteturas superescalares. O procedimento é baseado em simulação e verificação da influência dos parâmetros arquiteturais dos processadores, em termos funcionais e de desempenho. É dada ênfase a conceitos como memória cache, predição de desvio, execução fora de ordem, unidades funcionais e etc. Através do estudo e avaliação dos parâmetros que constituem estes conceitos, procurava-se através dos roteiros identificar as configurações com melhor desempenho. Para a implementação destes roteiros é dotado o conjunto de ferramentas de simulação SimpleScalar. Este conjunto, além de estar disponibilizado em código aberto na página oficial das ferramentas, traz como vantagem a possibilidade de alteração do código para fins de pesquisa. Este trabalho e os roteiros que o compõem têm como objetivos auxiliar professores e estimular os alunos através de simulações, como forma didática de testar conceitos vistos em sala de aula. Os roteiros são apresentados com os respectivos resultados de simulação e incrementados com comentários e sugestões de um conjunto de perguntas e respostas para que o trabalho possa ter continuidade necessária, partindo da sala de aula para a simulação, busca de respostas e culminando com um relatório final a ser avaliado.

Previsão de desvios em arquiteturas multitarefas simultâneas

A exploração do paralelismo no nível de instrução (ILP) em arquiteturas superescalares é limitada fortemente pelas dependências de controle, as quais são ocasionadas pelas instruções de desvio, e pelas dependências de dados. As arquiteturas SMT (Simultaneous MultiThreaded) buscam explorar um novo nível de paralelismo, denominado paralelismo no nível de tarefa (TLP), para buscar e executar instruções de diversas tarefas ao mesmo tempo. Com isso, enquanto uma tarefa está bloqueada por dependências de controle e de dados, outras tarefas podem continuar executando, mascarando assim as latências de previsões incorretas e de acessos à memória, usando mais eficientemente as unidades funcionais e demais recursos disponíveis. Contudo, o projeto dessas arquiteturas continua a esbarrar nos mesmos problemas associados ao uso de técnicas utilizadas para a exploração de ILP, como a previsão de devios. Além disso, essas arquiteturas trazem novos desafios, como a determinação da maneira mais eficiente de distribuição/compartilhamento de recursos entre as tarefas. Nesse trabalho será apresentada uma topologia para as tabelas de previsão de desvios em arquiteturas multitarefas simultâneas. Além disso, serão desenvolvidas duas análises complementares acerca de previsão de desvios: o impacto da taxa de acertos da previsão de desvios em arquiteturas com pipelines profundos e o impacto da taxa de acerto na previsão do alvo de um desvio. Entre as principais contribuições do trabalho pode-se citar a definição de uma estrutura particionada para as tabelas de previsão em arquiteturas SMT, aliando desempenho a um menor custo de implementação em uma arquitetura real. Além disso, é mostrado que a taxa de acerto da previsão de desvios tem um grande impacto no desempenho das arquiteturas SMT com pipelines profundos, bem como nas causas de bloqueio do estágio de busca quando utiliza-se cache de instruções bloqueantes.

MoCHA : arquitetura dedicada para a compensação de movimento em decodificadores de vídeo de alta definição, seguindo o padrão H.264

O padrão H.264 foi desenvolvido pelo JVT, que foi formado a partir de uma união entre os especialistas do VCEG da ITU-T e do MPEG da ISO/IEC. O padrão H.264 atingiu seu objetivo de alcançar as mais elevadas taxas de processamento dentre todos os padrões existentes, mas à custa de um grande aumento na complexidade computacional. Este aumento de complexidade impede, pelo menos na tecnologia atual, a utilização de codecs H.264 implementados em software, quando se deseja a decodi cação de vídeos de alta de nição em tempo real. Essa dissertação propõe uma solução arquitetural de hardware, denominada MoCHA, para compensação de movimento do decodi cador de vídeo de alta de nição, segundo o padrão H.264/AVC. A MoCHA está dividida em três blocos principais, a predição dos vetores de movimento, o acesso à memória e o processamento de amostras. A utilização de uma cache para explorar a redundância dos dados nos acessos à mem ória, em conjunto com melhorias propostas, alcançou economia de acessos à memória superior a 60%, para os casos testados. Quando uma penalidade de um ciclo por troca de linha de memória é imposta, a economia de ciclos de acesso supera os 75%. No processamento de amostras, a arquitetura realiza o processamento dos dois blocos, que dão origem ao bloco bi-preditivo, de forma serial. Dessa forma, são economizados recursos de hardware, uma vez que a duplicação da estrutura de processamento não é requerida. A arquitetura foi validada a partir de simulações, utilizando entradas extraídas de seqüências codi cadas. Os dados extraídos, salvos em arquivos, serviam de entrada para a simulação. Os resultados da simulação foram salvos em arquivos e comparados com os resultados extraídos. O processador de amostras do compensador de movimento foi prototipado na placa XUP Virtex-II Pro. A placa possui um FPGA VP30 da família Virtex-II PRO da Xilinx. O processador PowerPC 405, presente no dispositivo, foi usado para implementar um test bench para validar a operação do processador de amostras mapeado para o FPGA. O compensador de movimento para o decodi cador de vídeo H.264 foi descrito em VHDL, num total de 30 arquivos e cerca de 13.500 linhas de código. A descrição foi sintetizada pelo sintetizador Syplify Pro da Symplicity para o dispositivo XC2VP30-7 da Xilinx, consumindo 8.465 slices, 5.671 registradores, 10.835 LUTs, 21 blocos de memó- ria interna e 12 multiplicadores. A latência mínima para processar um macrobloco é de 233 ciclos, enquanto a máxima é de 590, sem considerar misses na cache. A freqüência máxima de operação foi de 100,5 MHz. A arquitetura projetada é capaz de processar, no pior caso, 36,7 quadros HDTV de 1080 por 1920, inteiramente bi-preditivos, por segundo. Para quadros do tipo P, que não utilizam a bi-predição, a capacidade de processamento sobe para 64,3 quadros por segundo. A arquitetura apresentada para o processamento de quadros bi-preditivos e a hierarquia de memória são, até o momento, inéditas na literatura. Os trabalhos relativos a decodi cadores completos não apresentam a solução para esse processamento. Os resultados apresentados tornam a MoCHA uma solução arquitetural capaz de fazer parte de um decodi cador para vídeos de alta definição.

Projeto e implementação de uma plataforma MP-SoC usando SystemC

This work presents the concept, design and implementation of a MP-SoC platform, named STORM (MP-SoC DirecTory-Based PlatfORM). Currently the platform is composed of the following modules: SPARC V8 processor, GPOP processor, Cache module, Memory module, Directory module and two different modles of Network-on-Chip, NoCX4 and Obese Tree. All modules were implemented using SystemC, simulated and validated, individually or in group. The modules description is presented in details. For programming the platform in C it was implemented a SPARC assembler, fully compatible with gcc s generated assembly code. For the parallel programming it was implemented a library for mutex managing, using the due assembler s support. A total of 10 simulations of increasing complexity are presented for the validation of the presented concepts. The simulations include real parallel applications, such as matrix multiplication, Mergesort, KMP, Motion Estimation and DCT 2D

Tessituras poéticas da corporeidade na formação humana do educador infantil

Cette étude a comme sujet principal la formation humaine de l instituteur. L objectif général est d analyser et décrire les conditions créées par les vécus d un atelier corps biographique pour la resignification de la corporéité de l instituteur, fixant les questions suivantes pour l investigation : Quelles sont les implications du vécu de l atelier corps biographique dans la vie des instituteurs ? La recherche a été exposée sur l approche qualitative, suivant les principes de la recherche-action reliée à la méthode des histoires de vie. Pour révéler la beauté et la complexité du processus poïétique de la formation humaine, nous nous sommes servi de la métaphore du "dessus de lit en patchwork" comme opérateur cognitif en attachant les principes de la corporéité fondés sur la Théorie de la complexité (MORIN, 2005), la Théorie autopoïétique (MATURANA ; VARELA, 2001), la Théorie du flux (CSIKSZENTMIHALYI, 1999), les approches de transdisciplinarité (LA TORRE; MORAES, 2008), et d autobiographie (JOSSO, 2004; PINEAU, 2003; PASSEGGI, 2000;), joignant la conception de l éducation comme pratique d autonomie, de liberté, d espoir et de l enchantement (FREIRE, 1996, 1992; ASSMANN, 1995). Nous avons eu comme scène du développement de la recherche, l Unidade Educacional Infantil (UEI), la garderie qui accueille les enfants des fonctionnaires de l Université Fédérale du Rio Grande do Norte. Treise élèves (enfants), des institutrices titulaires, vacataires, boursières ont participé de l'investigation. En conptant sur eux, nous avons développé un atelier corps biographique, dans lequel nous avons réalisé 10 vécus dans la période qui a couvert le deuxième semestre de 2007 jusqu au deuxième semestre de 2008, en manifestant la réflexivité autobiographique, le ludique, la créativité, la sensibilité et la réflexivité du vécu. Nous avons utilisé comme instruments pour la construction des donnés, l observation participante, les propres vécus, le port folio, la technique du jeu de sable et l'enregistrement photographique. L analyse a montré que le vécu de la formation humaine à partir des principes de la corporéité, implique dans un parcours vers soi-même dans lequel émergent les expériences qui nous ont constitués en tant qu êtres existentiels. Pour finaliser, nous avons aperçu les répercussions dans la vie professionnelle et personnelle de ces institutrices, qui comme moi pensaient avoir besoin d exposer leur luminosité intérieure pour que l on la redécouvre. Lors des vécus des tissages, les institutrices se sont montrées impliquées aux moments de jeux, de création, de réalisation, d afection et d action réflexive, dans lesquelles la teneur humaine cachée, a été révélée, en ouvrant les possibilités pour le sentiment du mouvement de naissance de l humanisation intérieure. Pour conclure, le corps joyeux de savoir et de beauté a été révélé, et dans sa rencontre avec soi-même et avec l autre, a pu être auto- recréé

The effect of trail length on task partitioning in three Acromyrmex species (Hymenoptera: Formicidae)

By comparing the behavior of three Acromyrmex (Hymenoptera, Formicidae) species during foraging on artificial trails of different lengths, we observed the occurrence of task partitioning and its relation to the food distance from the nest. Task partitioning was verified by leaf cache formation along the trail and leaf direct transferring among workers. There was significant difference between the number of leaf fragments carried directly to the fungus chamber and those transferred direct or indirectly, via cache, depending upon the trail length. Task partitioning could be a strategy used by leaf-cutting ants that allows the workers to use food sources far from their nests.

Tristan Corbière: o sujeito poético e a busca por uma identidade

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)

Modelo de virtualização distribuída aplicado ao gerenciamento e replicação de cluster multiuso

Pós-graduação em Ciência da Computação - IBILCE

Por uma arqueologia da análise do discurso no Brasil

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)

L3-arpsec - módulo seguro para controle e proteção do protocolo de resolução de endereços em redes definidas por software

Pós-graduação em Engenharia Elétrica - FEIS

Fire Frequency and the Vegetative Mosaic of a Spruce-Fir Forest in Northern Utah

Fire scar and vegetative analysis were used to construct a fire history for the Engelmann spruce/subalpine fir (Picea engelmannii/Abies lasiocarpa) vegetation type of the Utah State University (USU) T. W Daniel Experimental Forest. Three distinct periods of fire frequency were established-presettlement (1700-1855), settlement (1856-1909), and suppression (1910-1990). Mean fire interval (MFI) decreased during the settlement period and greatly increased during the suppression era. The difference was attributed to the influx of ignition sources during the settlement of nearby Cache Valley, located 40 km to the west. Logging and livestock grazing appear to have led to the reduced MFI, which in turn worked as a factor to create the vegetative mosaic now observed on the study area. The increase in MFI during the suppression era permitted the advancement of shade-tolerant species in the understory of the shade-intolerant lodgepole pine (Pinus contorta var. latifolia) and quaking aspen (Populus tremuloides). Continued suppression of disturbance from wildfire will allow the lodgepole pine cover type, which experienced the lowest MFI during the settlement period, to be further invaded by shade-tolerant species, decreasing spatial stand diversity and increasing the risk of more intense fires.