Design and Performance Evaluation of Network-on-Chip Communication Protocols and Architectures

The scale down of transistor technology allows microelectronics manufacturers such as Intel and IBM to build always more sophisticated systems on a single microchip. The classical interconnection solutions based on shared buses or direct connections between the modules of the chip are becoming obsolete as they struggle to sustain the increasing tight bandwidth and latency constraints that these systems demand. The most promising solution for the future chip interconnects are the Networks on Chip (NoC). NoCs are network composed by routers and channels used to inter- connect the different components installed on the single microchip. Examples of advanced processors based on NoC interconnects are the IBM Cell processor, composed by eight CPUs that is installed on the Sony Playstation III and the Intel Teraflops pro ject composed by 80 independent (simple) microprocessors. On chip integration is becoming popular not only in the Chip Multi Processor (CMP) research area but also in the wider and more heterogeneous world of Systems on Chip (SoC). SoC comprehend all the electronic devices that surround us such as cell-phones, smart-phones, house embedded systems, automotive systems, set-top boxes etc... SoC manufacturers such as ST Microelectronics , Samsung, Philips and also Universities such as Bologna University, M.I.T., Berkeley and more are all proposing proprietary frameworks based on NoC interconnects. These frameworks help engineers in the switch of design methodology and speed up the development of new NoC-based systems on chip. In this Thesis we propose an introduction of CMP and SoC interconnection networks. Then focusing on SoC systems we propose: • a detailed analysis based on simulation of the Spidergon NoC, a ST Microelectronics solution for SoC interconnects. The Spidergon NoC differs from many classical solutions inherited from the parallel computing world. Here we propose a detailed analysis of this NoC topology and routing algorithms. Furthermore we propose aEqualized a new routing algorithm designed to optimize the use of the resources of the network while also increasing its performance; • a methodology flow based on modified publicly available tools that combined can be used to design, model and analyze any kind of System on Chip; • a detailed analysis of a ST Microelectronics-proprietary transport-level protocol that the author of this Thesis helped developing; • a simulation-based comprehensive comparison of different network interface designs proposed by the author and the researchers at AST lab, in order to integrate shared-memory and message-passing based components on a single System on Chip; • a powerful and flexible solution to address the time closure exception issue in the design of synchronous Networks on Chip. Our solution is based on relay stations repeaters and allows to reduce the power and area demands of NoC interconnects while also reducing its buffer needs; • a solution to simplify the design of the NoC by also increasing their performance and reducing their power and area consumption. We propose to replace complex and slow virtual channel-based routers with multiple and flexible small Multi Plane ones. This solution allows us to reduce the area and power dissipation of any NoC while also increasing its performance especially when the resources are reduced. This Thesis has been written in collaboration with the Advanced System Technology laboratory in Grenoble France, and the Computer Science Department at Columbia University in the city of New York.

Many-Core Architectures: Hardware-Software Optimization and Modeling Techniques

During the last few decades an unprecedented technological growth has been at the center of the embedded systems design paramount, with Moore’s Law being the leading factor of this trend. Today in fact an ever increasing number of cores can be integrated on the same die, marking the transition from state-of-the-art multi-core chips to the new many-core design paradigm. Despite the extraordinarily high computing power, the complexity of many-core chips opens the door to several challenges. As a result of the increased silicon density of modern Systems-on-a-Chip (SoC), the design space exploration needed to find the best design has exploded and hardware designers are in fact facing the problem of a huge design space. Virtual Platforms have always been used to enable hardware-software co-design, but today they are facing with the huge complexity of both hardware and software systems. In this thesis two different research works on Virtual Platforms are presented: the first one is intended for the hardware developer, to easily allow complex cycle accurate simulations of many-core SoCs. The second work exploits the parallel computing power of off-the-shelf General Purpose Graphics Processing Units (GPGPUs), with the goal of an increased simulation speed. The term Virtualization can be used in the context of many-core systems not only to refer to the aforementioned hardware emulation tools (Virtual Platforms), but also for two other main purposes: 1) to help the programmer to achieve the maximum possible performance of an application, by hiding the complexity of the underlying hardware. 2) to efficiently exploit the high parallel hardware of many-core chips in environments with multiple active Virtual Machines. This thesis is focused on virtualization techniques with the goal to mitigate, and overtake when possible, some of the challenges introduced by the many-core design paradigm.

Strutture a pareti portanti in C. A. caratterizzate da elevate prestazioni sismiche

Per quanto riguarda le costruzioni in conglomerato cementizio armato gettato in opera, i sistemi strutturali più comunemente utilizzati sono quelli a telaio (con trasmissione di momento flettente), a setti portanti o una combinazione di entrambi. A partire dagli anni ’60, numerosissimi sono stati gli studi relativamente al comportamento sismico di strutture in c.a. a telaio. Lo stesso si può affermare per le costruzioni costituite da pareti miste a telai. In particolare, l’argomento della progettazione sismica di tali tipologie di edifici ha sempre riguardato soprattutto gli edifici alti nei quali, evidentemente, l’impiego delle pareti avveniva allo scopo di limitarne la elevata deformabilità. Il comportamento sismico di strutture realizzate interamente a pareti portanti in c.a. è stato meno studiato negli anni, nonostante si sia osservato che edifici realizzati mediante tali sistemi strutturali abbiano mostrato, in generale, pregevoli risorse di resistenza nei confronti di terremoti anche di elevata intensità. Negli ultimi 10 anni, l’ingegneria sismica si sta incentrando sull’approfondimento delle risorse di tipologie costruttive di cui si è sempre fatto largo uso in passato (tipicamente nei paesi dell’Europa continentale, in America latina, negli USA e anche in Italia), ma delle quali mancavano adeguate conoscenze scientifiche relativamente al loro comportamento in zona sismica. Tali tipologie riguardano sostanzialmente sistemi strutturali interamente costituiti da pareti portanti in c.a. per edifici di modesta altezza, usualmente utilizzati in un’edilizia caratterizzata da ridotti costi di realizzazione (fabbricati per abitazioni civili e/o uffici). Obiettivo “generale” del lavoro di ricerca qui presentato è lo studio del comportamento sismico di strutture realizzate interamente a setti portanti in c.a. e di modesta altezza (edilizia caratterizzata da ridotti costi di realizzazione). In particolare, le pareti che si intendono qui studiare sono caratterizzate da basse percentuali geometriche di armatura e sono realizzate secondo la tecnologia del cassero a perdere. A conoscenza dello scrivente, non sono mai stati realizzati, fino ad oggi, studi sperimentali ed analitici allo scopo di determinare il comportamento sismico di tali sistemi strutturali, mentre è ben noto il loro comportamento statico. In dettaglio, questo lavoro di ricerca ha il duplice scopo di: • ottenere un sistema strutturale caratterizzato da elevate prestazioni sismiche; • mettere a punto strumenti applicativi (congruenti e compatibili con le vigenti normative e dunque immediatamente utilizzabili dai progettisti) per la progettazione sismica dei pannelli portanti in c.a. oggetto del presente studio. Al fine di studiare il comportamento sismico e di individuare gli strumenti pratici per la progettazione, la ricerca è stata organizzata come segue: • identificazione delle caratteristiche delle strutture studiate, mediante lo sviluppo/specializzazione di opportune formulazioni analitiche; • progettazione, supervisione, ed interpretazione di una estesa campagna di prove sperimentali eseguita su pareti portanti in c.a. in vera grandezza, al fine di verificarne l’efficace comportamento sotto carico ciclico; • sviluppo di semplici indicazioni (regole) progettuali relativamente alle strutture a pareti in c.a. studiate, al fine di ottenere le caratteristiche prestazionali desiderate. I risultati delle prove sperimentali hanno mostrato di essere in accordo con le previsioni analitiche, a conferma della validità degli strumenti di predizione del comportamento di tali pannelli. Le elevatissime prestazioni riscontrate sia in termini di resistenza che in termini di duttilità hanno evidenziato come le strutture studiate, così messe a punto, abbiano manifestato un comportamento sismico più che soddisfacente.