VEBit: um algorítmo para codificação de vídeo com escalabilidade

A codificação de vídeo de modo a permitir a escalabilidade durante a transmissão tem se tornado um tópico de grande nos últimos anos. Em conjunto com um algorítmo de controle de congestionamento, é possível a criação de um ambiente de transmissão multimída mais apropriado. Esta dissertação apresente um algoritimo de codificação de vídeo escalável baseado em bit-planes. O modelo de codificação do video utiliza 3D-DCT para codificação espacial e temporal e um quantizador escalar semelehante ao empregado no MPEG 4. A técnica de escalabilidade em bit-planes implementada permite a divisão da saída de codificador em taxas complementares e com granularidade fina. Este algorítmo e parte integrante doprojeto SAM (Sistema Adaptativo Multimídia), que busca criar um ambiente de transmissão multimídia adaptativo em tempo real. Este projeto está em desenvolvimento na tese de doutorado de Valter Roesler. O algorítmo proposto e implementado é capaz de transmitir de forma unidirecional vídeos de baixa movimentação. Os resultados dos testes realizados com a implementação feita mostram que a solução proposta é flexível em realação a tecnologia disponível de transmissão através do ajuste no númerp de camadas e suas respectivas especificações de banda. Os testes realizados apresentaram um desempenho aceitável para codificação e decodificação de vídeo em tempo real. A taxa de compressão apresentou resultados satisfatórios na transmissao em ambientes de baixa velocidade para as camadas inferiores, bem como taxas de transmissão para ambientes em ADSL, cable modem e rede local para as camadas superiores. Com relação a qualidade do vídeo, esta varia de acordo com o grau de movimentação do mesmo. Por exemplo, no modelo "talking-head", comum em videoconferências, a qualidade se mostrou viável para ambientes de baixa velocidade (56 kbits/s).

Uma Arquitetura de Hardware para estimação de movimento aplicada à compressão de vídeo digital

A tarefa de estimação de movimento, utilizada na compressão de vídeo digital, é normalmente realizada em hardware por processador dedicado, uma vez que demanda expressiva capacidade computacional. Este trabalho propõe e desenvolve uma arquitetura de hardware para realizar o cálculo dos vetores de movimento no contexto de compressão de vídeo digital. Essa arquitetura para estimação de movimento é composta pelos blocos: interface de entrada e saída (E/S), matriz de processamento com 64 elementos de processamento, unidade de comparação e unidade de controle. A arquitetura foi descrita em linguagem VHDL de maneira que o número de bits utilizados para representação da luminância dos pontos é configurável. A partir desta descrição, foi gerado um protótipo para dados representados em 4 bits utilizando um kit de desenvolvimento baseado no dispositivo FPGA XC2S150 da Xilinx. Para validação do algoritmo e da arquitetura implementada, além da simulação, foi desenvolvido um software para plataforma PC capaz de exercitar as funcionalidades do protótipo. O PC é utilizado como dispositivo controlador de E/S para esta validação, na qual uma implementação do algoritmo em software e outra em linguagem de descrição de hardware são comparadas. A máxima freqüência de trabalho do protótipo, estimada por simulação da arquitetura mapeada no FPGA XC2S150, é de 33 MHz. A esta freqüência o núcleo da arquitetura paralela de 64 elementos de processamento realiza cerca de 2,1 GOps (bilhões de operações inteiras por segundo). Esta arquitetura de hardware calcula os vetores de movimento para vídeo no formato 640x480 pontos à taxa de 107,32 quadros por segundo, ou um quadro a cada 9,3 ms. A arquitetura implementada para luminânica em 4 bits ocupa 16 pinos de E/S, 71,1% dos blocos lógicos do FPGA e 83,3% dos blocos de memória disponíveis no dispositivo XC2S150.

Sobre cinemas e vídeo-locadoras pornôs, províncias de outros corpos e outros significados

Esta pesquisa aborda os cenários sexuais e algumas dinâmicas associadas a três cinemas e duas vídeo-locadoras pornôs localizadas no centro de Porto Alegre, Rio Grande do Sul, Brasil. A etnografia destes espaços serve de pano de fundo para abordar uma dimensão pouco referida nos estudos sobre a sexualidade humana, as práticas sexuais de homens mais velhos que buscam satisfazer desejos em relações homossexuais. O envelhecimento, fenômeno amplamente estudado por disciplinas como a gerontologia – e também um tema antigo nos quadros da Antropologia Social, disciplina na qual inserem-se os esforços deste trabalho –, normalmente é analisado a partir de sexualidades heterocêntricas. Chama a atenção a invisibilidade da orientação sexual nos estudos sobre envelhecimento, assim como a paralela marginalidade das questões do envelhecimento nos estudos sobre homossexualidades. Assim, entre salas e corredores, cabines coletivas e peep shows individuais, dinâmicas associadas à satisfação de desejos homoeróticos de homens mais velhos foram observadas e etnografadas nos anos de 2002 e, principalmente, 2003. É respaldado neste esforço etnográfico que se torna patente referir nestes espaços uma valorização de outros corpos que não apenas os atléticos, e fases da vida que não apenas a juventude. Este resultado sugere que corpos envelhecidos e proporções não apolíneas também configuram objetos de desejos, o que remete a províncias de significados configuradas de formas distintas daquelas que valorizam o jovem e as proporções hercúleas como as únicas formas e caminhos dos desejos. Outro resultado remete à possível influência da história destes espaços na própria forma como se organizam as dinâmicas e as valorizações dos corpos.

MoCHA : arquitetura dedicada para a compensação de movimento em decodificadores de vídeo de alta definição, seguindo o padrão H.264

O padrão H.264 foi desenvolvido pelo JVT, que foi formado a partir de uma união entre os especialistas do VCEG da ITU-T e do MPEG da ISO/IEC. O padrão H.264 atingiu seu objetivo de alcançar as mais elevadas taxas de processamento dentre todos os padrões existentes, mas à custa de um grande aumento na complexidade computacional. Este aumento de complexidade impede, pelo menos na tecnologia atual, a utilização de codecs H.264 implementados em software, quando se deseja a decodi cação de vídeos de alta de nição em tempo real. Essa dissertação propõe uma solução arquitetural de hardware, denominada MoCHA, para compensação de movimento do decodi cador de vídeo de alta de nição, segundo o padrão H.264/AVC. A MoCHA está dividida em três blocos principais, a predição dos vetores de movimento, o acesso à memória e o processamento de amostras. A utilização de uma cache para explorar a redundância dos dados nos acessos à mem ória, em conjunto com melhorias propostas, alcançou economia de acessos à memória superior a 60%, para os casos testados. Quando uma penalidade de um ciclo por troca de linha de memória é imposta, a economia de ciclos de acesso supera os 75%. No processamento de amostras, a arquitetura realiza o processamento dos dois blocos, que dão origem ao bloco bi-preditivo, de forma serial. Dessa forma, são economizados recursos de hardware, uma vez que a duplicação da estrutura de processamento não é requerida. A arquitetura foi validada a partir de simulações, utilizando entradas extraídas de seqüências codi cadas. Os dados extraídos, salvos em arquivos, serviam de entrada para a simulação. Os resultados da simulação foram salvos em arquivos e comparados com os resultados extraídos. O processador de amostras do compensador de movimento foi prototipado na placa XUP Virtex-II Pro. A placa possui um FPGA VP30 da família Virtex-II PRO da Xilinx. O processador PowerPC 405, presente no dispositivo, foi usado para implementar um test bench para validar a operação do processador de amostras mapeado para o FPGA. O compensador de movimento para o decodi cador de vídeo H.264 foi descrito em VHDL, num total de 30 arquivos e cerca de 13.500 linhas de código. A descrição foi sintetizada pelo sintetizador Syplify Pro da Symplicity para o dispositivo XC2VP30-7 da Xilinx, consumindo 8.465 slices, 5.671 registradores, 10.835 LUTs, 21 blocos de memó- ria interna e 12 multiplicadores. A latência mínima para processar um macrobloco é de 233 ciclos, enquanto a máxima é de 590, sem considerar misses na cache. A freqüência máxima de operação foi de 100,5 MHz. A arquitetura projetada é capaz de processar, no pior caso, 36,7 quadros HDTV de 1080 por 1920, inteiramente bi-preditivos, por segundo. Para quadros do tipo P, que não utilizam a bi-predição, a capacidade de processamento sobe para 64,3 quadros por segundo. A arquitetura apresentada para o processamento de quadros bi-preditivos e a hierarquia de memória são, até o momento, inéditas na literatura. Os trabalhos relativos a decodi cadores completos não apresentam a solução para esse processamento. Os resultados apresentados tornam a MoCHA uma solução arquitetural capaz de fazer parte de um decodi cador para vídeos de alta definição.