Impacto dos investimentos em tecnologia da informação nas variáveis estratégicas e na eficiência dos bancos brasileiros

Esta tese objetiva identificar os impactos dos investimentos em Tecnologia de Informação (TI) nas variáveis estratégicas e na eficiência dos bancos brasileiros. Para a realização da investigação, utilizaram-se vários métodos e técnicas de pesquisa: (1) entrevista com executivos para identificar o papel da TI nos bancos; (2) survey com executivos dos bancos para selecionar as variáveis estratégicas organizacionais em que os efeitos da TI são mais significativos; (3) entrevista com executivos para adaptar as variáveis como input e output observáveis em contas de balanço; e (4) método de Pesquisa Operacional para elaborar um modelo de análise de eficiência e aplicar a técnica de Data Envelopment Analysis (DEA) para avaliar a efetividade de conversão dos investimentos em TI. A entrevista exploratória com os executivos dos bancos permitiu identificar como os bancos utilizam a TI e o seu papel como ferramenta estratégica. O processo de validação e purificação do instrumento (questionário) e dos constructos utilizados na survey fez uso de procedimentos qualitativos e quantitativos, como: validade de face e conteúdo, card sorting, análise de fidedignidade (coeficiente alfa de Cronbach), análise de correlação item- total corrigido (CITC), análise fatorial exploratória nos blocos e entre blocos, e análise fatorial confirmatória. O instrumento também foi validado externamente com executivos de bancos americanos. A partir do conjunto final de construtos, foram identificados variáveis de input e output observáveis em contas de balanço visando à elaboração e à definição do modelo de análise de eficiência. O modelo de eficiência estrutura-se no conceito de efetividade de conversão, que pressupõe que os investimentos em TI, combinados com outras variáveis de input (despesas com pessoal, outras despesas administrativas, e despesas de internacionalização) transformam-se em output (receitas líquidas de intermediação financeira, de prestação de serviços e de operações internacionais). Uma característica adicional do modelo é a representação em dois estágios: os investimentos em TI geram incremento nas receitas, mas esta relação é intermediada pela acumulação de ativos, financeiros e não financeiros. Os dados de balanço dos 41 bancos incluídos na amostra, de 1995 a 1999, foram fornecidos pelo Banco Central do Brasil. A aplicação do modelo na amostra selecionada indica claramente que apenas investir em TI não proporciona efetiva eficiência. Por outro lado, os bancos que mais investiram em TI no período analisado ganharam eficiência relativamente ao conjunto de bancos analisados. Dentre os resultados desta tese, podem ser destacados: o modelo de pesquisa, o conjunto de constructos e o instrumento (questionário), o processo de observação de input e output em contas de balanço e o modelo de análise de eficiência.

Designing single event upset mitigation techniques for large SRAM-Based FPGA components

This thesis presents the study and development of fault-tolerant techniques for programmable architectures, the well-known Field Programmable Gate Arrays (FPGAs), customizable by SRAM. FPGAs are becoming more valuable for space applications because of the high density, high performance, reduced development cost and re-programmability. In particular, SRAM-based FPGAs are very valuable for remote missions because of the possibility of being reprogrammed by the user as many times as necessary in a very short period. SRAM-based FPGA and micro-controllers represent a wide range of components in space applications, and as a result will be the focus of this work, more specifically the Virtex® family from Xilinx and the architecture of the 8051 micro-controller from Intel. The Triple Modular Redundancy (TMR) with voters is a common high-level technique to protect ASICs against single event upset (SEU) and it can also be applied to FPGAs. The TMR technique was first tested in the Virtex® FPGA architecture by using a small design based on counters. Faults were injected in all sensitive parts of the FPGA and a detailed analysis of the effect of a fault in a TMR design synthesized in the Virtex® platform was performed. Results from fault injection and from a radiation ground test facility showed the efficiency of the TMR for the related case study circuit. Although TMR has showed a high reliability, this technique presents some limitations, such as area overhead, three times more input and output pins and, consequently, a significant increase in power dissipation. Aiming to reduce TMR costs and improve reliability, an innovative high-level technique for designing fault-tolerant systems in SRAM-based FPGAs was developed, without modification in the FPGA architecture. This technique combines time and hardware redundancy to reduce overhead and to ensure reliability. It is based on duplication with comparison and concurrent error detection. The new technique proposed in this work was specifically developed for FPGAs to cope with transient faults in the user combinational and sequential logic, while also reducing pin count, area and power dissipation. The methodology was validated by fault injection experiments in an emulation board. The thesis presents comparison results in fault coverage, area and performance between the discussed techniques.