Fundações superficiais para linhas de transmissão em argilas moles saturadas

As fundações empregadas para linhas de transmissão de alta tensão em depósitos de argilas moles saturadas são geralmente estacas. No Rio Grande do Sul, projetos alternativos com fundações superficiais foram empregados em forma experimental para torres de suspensão, as quais apresentaram bom desempenho com menor custo. Esta pesquisa visa apontar critérios racionais da mecânica dos solos que permitam projetar, a partir do conhecimento do perfil de resistência não drenada, fundações superficiais em depósitos de argilas moles saturadas com maior confiabilidade. Para a determinaçao do perfil de resistência não drenada foi desenvolvido um cone manual com leituras elétricas, o qual foi testado apresentando bons resultados. A vantagem do uso deste equipamento reside no fato de que pode ser transportado manualmente a locais de difícil acesso, onde são implantadas as torres de alta tensão. Os demais parâmetros de solos do local de estudo, situado no município de Canoas no Rio Grande do Sul, foram obtidos a partir de ensaios de compressão triaxial do tipo adensado isotropicamente não drenado (CIU) com medida de poro pressão e de ensaios de adensamento. Foram analisadas as fundações superficiais das torres de suspensão projetadas, empregando teorias analíticas convencionais, baseadas no conhecimento da resistência não drenada, e o método de elementos finitos. A partir deste estudo, é sugerida uma metodologia para projetos de fundações superficiais de torres de suspensão em argilas moles saturadas.

Automatic layout generation of static CMOS circuits targeting delay and power

The evolution of integrated circuits technologies demands the development of new CAD tools. The traditional development of digital circuits at physical level is based in library of cells. These libraries of cells offer certain predictability of the electrical behavior of the design due to the previous characterization of the cells. Besides, different versions of each cell are required in such a way that delay and power consumption characteristics are taken into account, increasing the number of cells in a library. The automatic full custom layout generation is an alternative each time more important to cell based generation approaches. This strategy implements transistors and connections according patterns defined by algorithms. So, it is possible to implement any logic function avoiding the limitations of the library of cells. Tools of analysis and estimate must offer the predictability in automatic full custom layouts. These tools must be able to work with layout estimates and to generate information related to delay, power consumption and area occupation. This work includes the research of new methods of physical synthesis and the implementation of an automatic layout generation in which the cells are generated at the moment of the layout synthesis. The research investigates different strategies of elements disposition (transistors, contacts and connections) in a layout and their effects in the area occupation and circuit delay. The presented layout strategy applies delay optimization by the integration with a gate sizing technique. This is performed in such a way the folding method allows individual discrete sizing to transistors. The main characteristics of the proposed strategy are: power supply lines between rows, over the layout routing (channel routing is not used), circuit routing performed before layout generation and layout generation targeting delay reduction by the application of the sizing technique. The possibility to implement any logic function, without restrictions imposed by a library of cells, allows the circuit synthesis with optimization in the number of the transistors. This reduction in the number of transistors decreases the delay and power consumption, mainly the static power consumption in submicrometer circuits. Comparisons between the proposed strategy and other well-known methods are presented in such a way the proposed method is validated.