Análise e melhoria de layout de processo na indústria de beneficiamento de couro

A aplicação de técnicas de estudo de sistemas em ambientes industriais com grande concorrência, é cada vez mais significativa devido às modificações e flexibilidade de produção exigidas. A aplicação de técnicas de análise e ajustes de layouts são algumas destas técnicas que podem trazer resultados competitivos positivos. O presente trabalho descreve os tipos de layouts existentes, com suas aplicações, vantagens e desvantagens com a finalidade de analisar e propor melhorias em layouts de processo na indústria coureira. O trabalho enfoca ainda os principais pontos a serem considerados quando da criação de um novo layout ou do ajuste e/ou melhoria de um existente. Para tal, foi realizado um estudo de caso utilizando a técnica de Melhoria de Layout de Silveira (1998), com a aplicação do Planejamento Sistemático de Layout em um layout de processo do setor da Secagem, característico em uma indústria beneficiadora de couro. Os resultados obtidos traduzem o re-arranjo de seus postos de trabalho com redução do fluxo de material de acordo com a aproximação de postos com relações de afinidade. Essa alteração possibilitou uma melhor organização espacial dos postos de trabalho e um melhor controle da produção, através da separação natural dos lotes. A metodologia adotada pode ser utilizada como ferramenta de melhoria nos demais setores, tanto da própria empresa, como do mercado coureiro em geral.

Automatic layout generation of static CMOS circuits targeting delay and power

The evolution of integrated circuits technologies demands the development of new CAD tools. The traditional development of digital circuits at physical level is based in library of cells. These libraries of cells offer certain predictability of the electrical behavior of the design due to the previous characterization of the cells. Besides, different versions of each cell are required in such a way that delay and power consumption characteristics are taken into account, increasing the number of cells in a library. The automatic full custom layout generation is an alternative each time more important to cell based generation approaches. This strategy implements transistors and connections according patterns defined by algorithms. So, it is possible to implement any logic function avoiding the limitations of the library of cells. Tools of analysis and estimate must offer the predictability in automatic full custom layouts. These tools must be able to work with layout estimates and to generate information related to delay, power consumption and area occupation. This work includes the research of new methods of physical synthesis and the implementation of an automatic layout generation in which the cells are generated at the moment of the layout synthesis. The research investigates different strategies of elements disposition (transistors, contacts and connections) in a layout and their effects in the area occupation and circuit delay. The presented layout strategy applies delay optimization by the integration with a gate sizing technique. This is performed in such a way the folding method allows individual discrete sizing to transistors. The main characteristics of the proposed strategy are: power supply lines between rows, over the layout routing (channel routing is not used), circuit routing performed before layout generation and layout generation targeting delay reduction by the application of the sizing technique. The possibility to implement any logic function, without restrictions imposed by a library of cells, allows the circuit synthesis with optimization in the number of the transistors. This reduction in the number of transistors decreases the delay and power consumption, mainly the static power consumption in submicrometer circuits. Comparisons between the proposed strategy and other well-known methods are presented in such a way the proposed method is validated.