A reducao de pelotas de minerio de ferro pela utilizacao de carvoes nao desgaseificados e desgaseificados com diferentes relacoes cfix/fetot

Através de ensaios isotérmicos de redução (950°C) e com velocidade de aquecimento constante, estuda-se o comportamento do sistema carvão-pelota de minério de ferro (CVRD, tipo RD) sob o ponto de vista dos graus de redução e respectivamente graus de metalização obtidos. Os ensaios de redução foram realizados em reatores estáticos, aquecidos eletricamente num forno vertical. Foram utilizados, como redutores sólidos, os carvões de Charqueadas (RS) e de Butiá-Recreio(RS), tanto no estado não desgaseificado, como no estado desgaseificado e com diferentes relações Cfix/Fetot. Foram traçadas curvas dos graus de redução e metalização obtidos contra o tempo, sendo as mesmas analisadas quanto: a influência da natureza do carvão, da presença de matéria volátil e da relação Cfix/Fetot. Também foram determinadas constantes de velocidade da reação global de redução na sistema estudado.

Modelagem e simulação de um reator trickle-bed para hidrogenação de propeno

Neste trabalho foi modelado um reator catalítico heterogêneo, pressurizado, adiabático e provido de reciclo. O leito deste reator está dividido em duas partes, sendo que a primeira opera como um reator trickle-bed, enquanto a segunda opera como um reator de leito fixo, onde os regentes estão em fase líquida. Um Sistema de Hidrogenação de Propeno em operação no Pólo Petroquímico do Sul foi utilizado para fornecer os dados necessários à validação do modelo proposto. Neste sistema, a reação de hidrogenação de propeno, em fase líquida, ocorre sobre um catalisador níquel/óxido de níquel. Uma equação, que representa a taxa da reação no intervalo de temperatura de interesse para o sistema, foi desenvolvida utilizando-se dados experimentais obtidos em um reator batelada. O comportamento termodinâmico foi representado através de dados de equilíbrio do sistema binário hidrogênio-propano. Considerou-se que a fase líquida escoa em plug-flow e a fase gasosa, devido à existência de um selo líquido no interior do reator, foi considerada estagnada.

Automatic layout generation of static CMOS circuits targeting delay and power

The evolution of integrated circuits technologies demands the development of new CAD tools. The traditional development of digital circuits at physical level is based in library of cells. These libraries of cells offer certain predictability of the electrical behavior of the design due to the previous characterization of the cells. Besides, different versions of each cell are required in such a way that delay and power consumption characteristics are taken into account, increasing the number of cells in a library. The automatic full custom layout generation is an alternative each time more important to cell based generation approaches. This strategy implements transistors and connections according patterns defined by algorithms. So, it is possible to implement any logic function avoiding the limitations of the library of cells. Tools of analysis and estimate must offer the predictability in automatic full custom layouts. These tools must be able to work with layout estimates and to generate information related to delay, power consumption and area occupation. This work includes the research of new methods of physical synthesis and the implementation of an automatic layout generation in which the cells are generated at the moment of the layout synthesis. The research investigates different strategies of elements disposition (transistors, contacts and connections) in a layout and their effects in the area occupation and circuit delay. The presented layout strategy applies delay optimization by the integration with a gate sizing technique. This is performed in such a way the folding method allows individual discrete sizing to transistors. The main characteristics of the proposed strategy are: power supply lines between rows, over the layout routing (channel routing is not used), circuit routing performed before layout generation and layout generation targeting delay reduction by the application of the sizing technique. The possibility to implement any logic function, without restrictions imposed by a library of cells, allows the circuit synthesis with optimization in the number of the transistors. This reduction in the number of transistors decreases the delay and power consumption, mainly the static power consumption in submicrometer circuits. Comparisons between the proposed strategy and other well-known methods are presented in such a way the proposed method is validated.