Análise de barragens de gravidade de concreto considerando a fase construtiva e a interação dinâmica barragem-reservatório-fundação

o objetivo deste trabalho é a análise de barragens de gravidade de concreto desde a faseda sua construção até sua completa entrada em serviço. Inicialmente é feita a análise da fase construtiva, onde o problema fundamental é devido às tensões térmicas decorrentes do calor de hidratação. O método dos elementos finitos é empregado para a solução dos problemasde transferência de calor e de tensões. A influência da construção em camadas é introduzidaatravés da redefinição da malha de elementos finitos, logo após o lançamento de cadacamada de concreto. Uma atenção especial é dada ao problema de fissuração em estruturas de concreto simples.Algunsmodelos usuais são apresentados, discutindo-se a eficiência dos mesmos. Os modelosde fissuração distribuída têm sido preferidos, em virtude dos vários inconvenientes apresentados pelas formulações discretas. Esses modelos, entretanto, fornecem resultados dependentesda malha de elementos finitos e alguma consideração adicional deve ser feita para corrigiressas distorções. Normalmente, tenta-se corrigir esse problema através da adoção de umaresistênciaà tração minorada que é definida em função da energia de fratura do material. Neste trabalho, é demonstrado que esse procedimento não é satisfatório e é proposta uma novaformulaçãopara a análise de grandes estruturas de concreto. A análise das tensões na etapa de construção da barragem é feita com o emprego de um modelo constitutivo viscoelástico com envelhecimento para o concreto. Em virtude do envelhecimento,a matriz de rigidez da estrutura é variável no tempo, devendo ser redefinida e triangularizadaem cada instante. Isto leva a um grande esforço computacional, sobretudo, quandoa barragem é construída em muitas camadas. Para evitar esse inconveniente, adota-se um procedimento iterativo que permite que a matriz de rigidez seja redefinida em poucas idadesde referência. Numa segunda etapa da análise, a barragem é submetida à pressão hidrostática e a uma excitação sísmica. A análise dinâmica é realizada considerando-se o movimento do sistema acoplado barragem-reservatório-fundação. O sismo é considerado um processo estocásticonão estacionário e a segurança da estrutura é determinada em relação aos principais modos de falha

Designing single event upset mitigation techniques for large SRAM-Based FPGA components

This thesis presents the study and development of fault-tolerant techniques for programmable architectures, the well-known Field Programmable Gate Arrays (FPGAs), customizable by SRAM. FPGAs are becoming more valuable for space applications because of the high density, high performance, reduced development cost and re-programmability. In particular, SRAM-based FPGAs are very valuable for remote missions because of the possibility of being reprogrammed by the user as many times as necessary in a very short period. SRAM-based FPGA and micro-controllers represent a wide range of components in space applications, and as a result will be the focus of this work, more specifically the Virtex® family from Xilinx and the architecture of the 8051 micro-controller from Intel. The Triple Modular Redundancy (TMR) with voters is a common high-level technique to protect ASICs against single event upset (SEU) and it can also be applied to FPGAs. The TMR technique was first tested in the Virtex® FPGA architecture by using a small design based on counters. Faults were injected in all sensitive parts of the FPGA and a detailed analysis of the effect of a fault in a TMR design synthesized in the Virtex® platform was performed. Results from fault injection and from a radiation ground test facility showed the efficiency of the TMR for the related case study circuit. Although TMR has showed a high reliability, this technique presents some limitations, such as area overhead, three times more input and output pins and, consequently, a significant increase in power dissipation. Aiming to reduce TMR costs and improve reliability, an innovative high-level technique for designing fault-tolerant systems in SRAM-based FPGAs was developed, without modification in the FPGA architecture. This technique combines time and hardware redundancy to reduce overhead and to ensure reliability. It is based on duplication with comparison and concurrent error detection. The new technique proposed in this work was specifically developed for FPGAs to cope with transient faults in the user combinational and sequential logic, while also reducing pin count, area and power dissipation. The methodology was validated by fault injection experiments in an emulation board. The thesis presents comparison results in fault coverage, area and performance between the discussed techniques.