Functional timing analysis of VLSI circuits containing complex gates

The recent advances in CMOS technology have allowed for the fabrication of transistors with submicronic dimensions, making possible the integration of tens of millions devices in a single chip that can be used to build very complex electronic systems. Such increase in complexity of designs has originated a need for more efficient verification tools that could incorporate more appropriate physical and computational models. Timing verification targets at determining whether the timing constraints imposed to the design may be satisfied or not. It can be performed by using circuit simulation or by timing analysis. Although simulation tends to furnish the most accurate estimates, it presents the drawback of being stimuli dependent. Hence, in order to ensure that the critical situation is taken into account, one must exercise all possible input patterns. Obviously, this is not possible to accomplish due to the high complexity of current designs. To circumvent this problem, designers must rely on timing analysis. Timing analysis is an input-independent verification approach that models each combinational block of a circuit as a direct acyclic graph, which is used to estimate the critical delay. First timing analysis tools used only the circuit topology information to estimate circuit delay, thus being referred to as topological timing analyzers. However, such method may result in too pessimistic delay estimates, since the longest paths in the graph may not be able to propagate a transition, that is, may be false. Functional timing analysis, in turn, considers not only circuit topology, but also the temporal and functional relations between circuit elements. Functional timing analysis tools may differ by three aspects: the set of sensitization conditions necessary to declare a path as sensitizable (i.e., the so-called path sensitization criterion), the number of paths simultaneously handled and the method used to determine whether sensitization conditions are satisfiable or not. Currently, the two most efficient approaches test the sensitizability of entire sets of paths at a time: one is based on automatic test pattern generation (ATPG) techniques and the other translates the timing analysis problem into a satisfiability (SAT) problem. Although timing analysis has been exhaustively studied in the last fifteen years, some specific topics have not received the required attention yet. One such topic is the applicability of functional timing analysis to circuits containing complex gates. This is the basic concern of this thesis. In addition, and as a necessary step to settle the scenario, a detailed and systematic study on functional timing analysis is also presented.

Uma abordagem para estruturação e controle do processo de desenvolvimento de produtos

Este trabalho propõe um modelo para a organização do procedimento de desenvolvimento de produto em ambientes empresariais. É baseado na atual situação de competitividade, a qual exige que as companhias introduzam ciclicamente novos produtos no mercado, deste modo tornando o desenvolvimento de produtos um processo de negócios da empresa, requerendo gestão permanente. A organização do processo de desenvolvimento de produto é baseada na introdução de um modelo de estruturação de atividades, cuja aplicação é facilitada tanto por um mecanismo de intervenção, como pelo sistema de métricas, ambos especificamente elaborados para dar suporte ao modelo de estruturação de atividades. Este modelo é baseado no conceito de Desenvolvimento Integrado de Produto. Como principais resultados, esta tese apresenta: (i) um sistema de métricas capaz de avaliar o desempenho do processo de desenvolvimento, através de índices de Qualidade, Custo e Atraso; (ii) um modelo de integração das atividades, que explora o uso da engenharia simultânea e do controle através de gates e (iii) um modelo de intervenção do PDP, cujo objetivo é adaptar o modelo de integração das atividades às características específicas da empresa e do segmento onde ele seja aplicado. Esta proposta é ilustrada através da aplicação em uma empresa do segmento de brinquedos.

Automatic layout generation of static CMOS circuits targeting delay and power

The evolution of integrated circuits technologies demands the development of new CAD tools. The traditional development of digital circuits at physical level is based in library of cells. These libraries of cells offer certain predictability of the electrical behavior of the design due to the previous characterization of the cells. Besides, different versions of each cell are required in such a way that delay and power consumption characteristics are taken into account, increasing the number of cells in a library. The automatic full custom layout generation is an alternative each time more important to cell based generation approaches. This strategy implements transistors and connections according patterns defined by algorithms. So, it is possible to implement any logic function avoiding the limitations of the library of cells. Tools of analysis and estimate must offer the predictability in automatic full custom layouts. These tools must be able to work with layout estimates and to generate information related to delay, power consumption and area occupation. This work includes the research of new methods of physical synthesis and the implementation of an automatic layout generation in which the cells are generated at the moment of the layout synthesis. The research investigates different strategies of elements disposition (transistors, contacts and connections) in a layout and their effects in the area occupation and circuit delay. The presented layout strategy applies delay optimization by the integration with a gate sizing technique. This is performed in such a way the folding method allows individual discrete sizing to transistors. The main characteristics of the proposed strategy are: power supply lines between rows, over the layout routing (channel routing is not used), circuit routing performed before layout generation and layout generation targeting delay reduction by the application of the sizing technique. The possibility to implement any logic function, without restrictions imposed by a library of cells, allows the circuit synthesis with optimization in the number of the transistors. This reduction in the number of transistors decreases the delay and power consumption, mainly the static power consumption in submicrometer circuits. Comparisons between the proposed strategy and other well-known methods are presented in such a way the proposed method is validated.

Proposta de um modelo de referência para o processo de desenvolvimento de produtos farmacêuticos

Esta tese apresenta uma proposta de modelo de referência para o processo de desenvolvimento de produtos farmacêuticos, a qual foi alicerçada nos preceitos da Engenharia Silmutânea, do Desenvolvimento Integrado de produtos, do sistema Stage Gates e do Product Based Business. O modelo de referência para o PDP foi desenvolvido a partir de informações da literatura de desenvolvimento de produtos, literatura farmacêutica e de entrevistas realizadas com profissionais farmacêuticos que trabalham em empresas de médio e grande porte , e com outros profissionais que ocupam cargos relacionados com o processo de desenvolvimento de produtos. Também contribui com a construção do modelo, uma entrevista com um representante da ANVISA da área de de registro de medicamentos genéricos, particularmente no entendimento das relações entre empresas e agência de registro. A partir da ferramenta de modelagem EDT (estrutura do desmembramento do trabalho) e de uma matriz de atividades versus responsabilidades, foi possível modelar o processo em três macroetapas e sete fases, abrangendo desde a identificação de uma oportunidade de negócio até o lançamento do produto no mercado. O modelo também contempla seis estágios-portão ou gates, os quais são acompanhados de listas de verificação (check lists) e outros documentos de controle de PDP No modelo referncial, as fases que são pouco descritas ou contempladas nos processos farmacêuticos foram enfatizadas, e para facilitar a compreensão do modelo, empregou-se um exemplo de aplicação através da simulação do desenvolvimento de um medicamento antinflamatório, o ibuprofeno. O trabalho também apresenta o método subjacente ao modelo de referência, explicitando as componentes: processo,princípios, práticas, cultura e ferramentas, as quais oferecem sustentação ao mesmo. Por fim, as entrevistas revelaram algumas dificuldades e facilidades encontradas durante o registro de medicamentos na ANVISA. O modelo de referência proposto guarda em si generalidade suficiente para servir de inspiração para fabricação de medicamentos e cosméticos variantes, nos diferentes estados físicos e pertencentes às diferentes classes terapêuticas. No caso de produtos inovadores, as atividades das fases iniciais do modelo (pré-desenvolvimento) deverão ser revistas.