Influência da punção lombar traumática e da quimioterapia intratecal na sobrevida de pacientes pediátricos com leucemia linfocítica aguda

Introdução e Objetivos: O sistema nervoso central (SNC) é o um sítio freqüente de recaída na criança com leucemia linfocítica aguda (LLA). Existe evidência de que a punção lombar traumática (PLT) pode representar um risco adicional de recaída no SNC quando ocorre inoculação de blastos no liqüido céfalorraquidiano (LCR). Este estudo tem por objetivo determinar se a ocorrência da PLT ao diagnóstico afeta o prognóstico de pacientes com essa patologia. Material e Métodos: Setenta e sete pacientes com diagnóstico de LLA, tratados entre 1992 a 2002, foram incluídos na análise. Quimioterapia intratecal (QIT) foi instilada imediatamente após a PL inicial (precoce), ou na segunda PL (tardia), realizada no período de 24 a 48 horas após a realização da PL inicial. Foi feita análise da influência da PLT e do momento (precoce x tardia) de administração da QIT em relação a recaída no SNC. Resultados: Entre os 19 pacientes que apresentaram PLT ao diagnóstico e receberam QIT tardia, seis tiveram recaída isolada no SNC e dois recaída combinada em SNC e medula óssea (MO). Entre os nove pacientes que tiveram PLT e receberam QIT precoce, somente um apresentou recaída combinada em SNC e MO (P=0,20); não houve, portanto, influência estatisticamente significativa da PLT na sobrevida livre de eventos (SLE) (55% para QIT precoce x 49% para QIT tardia) (P=0,37). Entretanto, em análise estratificada, de acordo com grupos de risco, observamos que para pacientes de baixo ou médio risco o OR foi de 0,8 quando recebiam QIT tardia (P=0,99) e 0,17 quando recebiam QIT precoce (P=0,47). Por outro lado, entre pacientes de alto risco o OR para recaída foi de 21,0 para aqueles que recebiam QIT tardia (P=0,09) e 1,5 para o grupo que recebia Q IT precoce (P=0,99). Conclusão: Os resultados do presente estudo são sugestivos de que a ocorrência da PLT tem uma influência adversa no prognóstico de pacientes com LLA de alto risco de recaída. Como estes resultados são decorrentes de um estudo retrospectivo, recomenda-se que sejam confirmados em estudos prospectivos randomizados.

Designing single event upset mitigation techniques for large SRAM-Based FPGA components

This thesis presents the study and development of fault-tolerant techniques for programmable architectures, the well-known Field Programmable Gate Arrays (FPGAs), customizable by SRAM. FPGAs are becoming more valuable for space applications because of the high density, high performance, reduced development cost and re-programmability. In particular, SRAM-based FPGAs are very valuable for remote missions because of the possibility of being reprogrammed by the user as many times as necessary in a very short period. SRAM-based FPGA and micro-controllers represent a wide range of components in space applications, and as a result will be the focus of this work, more specifically the Virtex® family from Xilinx and the architecture of the 8051 micro-controller from Intel. The Triple Modular Redundancy (TMR) with voters is a common high-level technique to protect ASICs against single event upset (SEU) and it can also be applied to FPGAs. The TMR technique was first tested in the Virtex® FPGA architecture by using a small design based on counters. Faults were injected in all sensitive parts of the FPGA and a detailed analysis of the effect of a fault in a TMR design synthesized in the Virtex® platform was performed. Results from fault injection and from a radiation ground test facility showed the efficiency of the TMR for the related case study circuit. Although TMR has showed a high reliability, this technique presents some limitations, such as area overhead, three times more input and output pins and, consequently, a significant increase in power dissipation. Aiming to reduce TMR costs and improve reliability, an innovative high-level technique for designing fault-tolerant systems in SRAM-based FPGAs was developed, without modification in the FPGA architecture. This technique combines time and hardware redundancy to reduce overhead and to ensure reliability. It is based on duplication with comparison and concurrent error detection. The new technique proposed in this work was specifically developed for FPGAs to cope with transient faults in the user combinational and sequential logic, while also reducing pin count, area and power dissipation. The methodology was validated by fault injection experiments in an emulation board. The thesis presents comparison results in fault coverage, area and performance between the discussed techniques.