Estudo do processo de congelamento de camarão associado ao uso do aditivo fosfato

Os objetivos gerais desta tese foram a otimização do processo de congelamento do camarão, e a avaliação do efeito da adição do fosfato que pode afetar o rendimento e a qualidade do produto, conforme percebido pelo consumidor final. Inicialmente, foi feito um levantamento da capacidade tecnológica das empresas de pescado do Brasil. A seguir, foi feita uma revisão da literatura, buscando entender as variáveis que afetam o processo de congelamento do pescado, particularmente as questões associadas ao uso do fosfato no processamento do camarão. Após a revisão da literatura, foi elaborado um planejamento experimental, onde foi possível obter dados referentes ao rendimento (evolução do peso do produto) em cada etapa estudada: imersão em soluções de fosfato, congelamento, descongelamento e cocção. Os melhores rendimentos foram obtidos pelo congelamento com N2 líquido e com o uso de fosfato. A partir desses resultados preliminares, encontrou-se o ajuste ótimo dos fatores analisados e, a partir dele, foram executados novos ensaios para a validação das previsões de rendimento e complementação do estudo através de análises químicas e sensoriais. O uso de fosfato mostrou-se eficaz na retenção de água no descongelamento e após a cocção. Observou-se menor perda de peso no descongelamento do camarão tratado com blend de fosfato (-1,87 %) quando comparado com o Tripolifosfato de sódio – TPF (-2,86%) e controle (imersão em água, -15,5%) O mesmo foi verificado após a cocção: Blend (-7,61%), TPF (-9,05%) e controle (-25,3%). Esses rendimentos foram comprovados com a diminuição da perda de exsudado (drip loss) no descongelamento e após a cocção, o aumento do teor de umidade após a imersão em fosfato e a sua retenção após o descongelamento e cocção. Os níveis residuais de fosfato (TPF e blend) estavam abaixo do limite 0,5% estabelecido pela legislação internacional. Os resultados da análise sensorial demonstraram que o camarão tratado com fosfato reteve os atributos sensoriais, contribuindo, assim, para a maior preferência e aceitação pelos julgadores.

Mecanismos de reconfiguração dinâmica aplicados ao projeto de um processador de imagens reconfigurável

As modernas aplicações em diversas áreas como multimídia e telecomunicações exigem arquiteturas que ofereçam altas taxas de processamento. Entretanto, os padrões e algoritmos mudam com incrível rapidez o que gera a necessidade de que esses sistemas digitais tenham também por característica uma grande flexibilidade. Dentro desse contexto, tem-se as arquiteturas reconfiguráveis em geral e, mais recentemente, os sistemas reconfiguráveis em um único chip como soluções adequadas que podem oferecer desempenho, sendo, ao mesmo tempo, adaptáveis a novos problemas e a classes mais amplas de algoritmos dentro de um dado escopo de aplicação. Este trabalho apresenta o estado-da-arte em relação a arquiteturas reconfiguráveis nos meios acadêmcio e industrial e descreve todas as etapas de desenvolvimento do processador de imagens reconfigurável DRIP (Dynamically Reconfigurable Image Processor), desde suas origens como um processador estático até sua última versão reconfigurável em tempo de execução. O DRIP possui um pipeline composto por 81 processadores elementares. Esses processadores constituem a chave do processo de reconfiguração e possuem a capacidade de computar um grande número de algoritmos de processamento de imagens, mais específicamente dentro do domínio da filtragem digital de imagens. Durante o projeto, foram desenvolvidos uma série de modelos em linguagem de descrição de hardware da arquitetura e também ferramentas de software para auxiliar nos processos de implementação de novos algorimos, geração automática de modelos VHDL e validação das implementações. O desenvolvimento de mecanismos com o objetivo de incluir a possibilidade de reconfiguração dinâmica, naturalmente, introduz overheads na arquitetura. Contudo, o processo de reconfiguração do DRIP-RTR é da ordem de milhões de vezes mais rápido do que na versão estaticamente reconfigurável implementada em FPGAs Altera. Finalizando este trabalho, é apresentado o projeto lógico e elétrico do processador elementar do DRIP, visando uma futura implementação do sistema diretamente como um circuito VLSI.