Sistemas inteligentes no transporte público coletivo por ônibus

Desenvolvimentos recentes na tecnologia de informação têm proporcionado grandes avanços no gerenciamento dos sistemas de transportes. No mundo já existem várias tecnologias testadas e em funcionamento que estão auxiliando na tarefa de controle da operação do transporte público por ônibus. Esses sistemas geram informações úteis para o planejamento e operação dos sistemas de transportes. No Brasil, os investimentos em tecnologias avançadas ainda são muito modestos e estão focados em equipamentos que auxiliam no controle da evasão da receita. No entanto, percebe-se um crescente interesse, por parte dos órgão gestores e operadores, em implementar sistemas automatizados para auxiliar na melhoria da qualidade dos sistemas de transportes e como forma de aumentar a produtividade do setor. Esse trabalho traz à discussão os sistemas avançados desenvolvidos para o transporte público coletivo, com o objetivo de definir o perfil da tecnologia avançada que está de acordo com as necessidades dos gestores e operadores brasileiros. Na realização do trabalho foi empregada uma ferramenta de planejamento denominada Desdobramento da Função Qualidade – QFD (Quality Function Deployment), bastante utilizada para direcionar os processos de manufatura e produto, e para hierarquizar os atributos considerados importantes para o gerenciamento do transporte público urbano no Brasil. O resultado do trabalho indica um grande interesse em implantar tecnologia avançada para auxiliar no monitoramento dos tempos de viagem e tempos perdidos durante a operação do transporte público. Essa tecnologia também é tida como capaz de melhorar o desempenho das linhas, através da manutenção da regularidade e pontualidade. Ainda, sistemas inteligentes que propiciam informações precisas aos usuários contribuem para melhorar a imagem do modal ônibus.

Reuse-based test planning for core-based systems-on-chip

Electronic applications are currently developed under the reuse-based paradigm. This design methodology presents several advantages for the reduction of the design complexity, but brings new challenges for the test of the final circuit. The access to embedded cores, the integration of several test methods, and the optimization of the several cost factors are just a few of the several problems that need to be tackled during test planning. Within this context, this thesis proposes two test planning approaches that aim at reducing the test costs of a core-based system by means of hardware reuse and integration of the test planning into the design flow. The first approach considers systems whose cores are connected directly or through a functional bus. The test planning method consists of a comprehensive model that includes the definition of a multi-mode access mechanism inside the chip and a search algorithm for the exploration of the design space. The access mechanism model considers the reuse of functional connections as well as partial test buses, cores transparency, and other bypass modes. The test schedule is defined in conjunction with the access mechanism so that good trade-offs among the costs of pins, area, and test time can be sought. Furthermore, system power constraints are also considered. This expansion of concerns makes it possible an efficient, yet fine-grained search, in the huge design space of a reuse-based environment. Experimental results clearly show the variety of trade-offs that can be explored using the proposed model, and its effectiveness on optimizing the system test plan. Networks-on-chip are likely to become the main communication platform of systemson- chip. Thus, the second approach presented in this work proposes the reuse of the on-chip network for the test of the cores embedded into the systems that use this communication platform. A power-aware test scheduling algorithm aiming at exploiting the network characteristics to minimize the system test time is presented. The reuse strategy is evaluated considering a number of system configurations, such as different positions of the cores in the network, power consumption constraints and number of interfaces with the tester. Experimental results show that the parallelization capability of the network can be exploited to reduce the system test time, whereas area and pin overhead are strongly minimized. In this manuscript, the main problems of the test of core-based systems are firstly identified and the current solutions are discussed. The problems being tackled by this thesis are then listed and the test planning approaches are detailed. Both test planning techniques are validated for the recently released ITC’02 SoC Test Benchmarks, and further compared to other test planning methods of the literature. This comparison confirms the efficiency of the proposed methods.