Incidência de eventos adversos em uma coorte de hipertensos

Introdução: A hipertensão é fator de risco importante para doenças cardiovasculares, mas o controle da pressão arterial é insatisfatório. Um dos motivos para o controle inadequado é a fraca adesão entre os pacientes que recebem antihipertensivos, parcialmente explicada pela ocorrência de eventos adversos. A incidência de eventos adversos chega a 28% em ensaios clínicos, mas a real magnitude do problema na prática assistencial é pouco conhecida. Métodos: Realizou-se um estudo de coorte prospectivamente planejado, acompanhada de 1989 a 2000, no ambulatório de hipertensão arterial do Hospital de Clínicas de Porto Alegre (Divisão de Cardiologia e Farmacologia Clínica do HCPA). Os objetivos foram, determinar a incidência de eventos adversos (EA) relacionadas à terapia anti-hipertensiva, referidos por pacientes hipertensos, descrever os EA mais freqüentes e os fatores de risco para ocorrência de EA. Em cada consulta, os pacientes eram indagados sobre a presença de evento adverso e, no caso de resposta positiva, era aplicada uma lista dirigida a eventos adversos específicos. Resultados: De 1957 pacientes da coorte, 1508 preencheram os critérios de inclusão e foram seguidos por 12,3 ± 12,2 meses (mediana, 10 meses), resultando em 18548 pacientes/mês. Entre todos os pacientes incluídos, 534 (35,4%) apresentaram pelo menos uma queixa de evento adverso durante o acompanhamento, resultando em 28,8 pacientes com EA /1000 pacientes/mês (IC 95% 26,4 a 31,3). Entre os pacientes em tratamento farmacológico (1366), a incidência foi de 31,3 pacientes com EA /1000 pacientes/mês (IC 95% 28,6 a 33,9) e, entre aqueles em uso de monoterapia, de 29,6 pacientes com EA /1000 pacientes / mês ( IC 95% 22,3 a 36,9). Os pacientes em uso de mais de um anti-hipertensivo apresentaram risco relativo bruto para eventos adversos de 2,10 (IC 95% 1,67 a 2,63). Houve associação entre a classe do anti-hipertensivo usado em monoterapia e a ocorrência de eventos adversos em algum momento do seguimento (P < 0,001), os quais foram mais freqüentes com bloqueadores dos canais de cálcio comparados aos tiazídicos e betabloqueadores. Entre as queixas específicas, tontura (P = 0,007), cefaléia (P = 0,003) e problemas sexuais (P= 0,045) foram mais freqüentes no primeiro grupo. Conclusões: O presente estudo descreveu a incidência de eventos adversos em uma coorte de pacientes hipertensos de um ambulatório especializado, confirmando dados de estudos observacionais e ensaios clínicos que indicam que estes são problemas freqüentes. O uso de mais de um anti-hipertensivo aumenta significativamente o risco de eventos adversos e, entre as classes de antihipertensivos usados em monoterapia, os tiazídicos mostram-se os mais seguros.

Designing single event upset mitigation techniques for large SRAM-Based FPGA components

This thesis presents the study and development of fault-tolerant techniques for programmable architectures, the well-known Field Programmable Gate Arrays (FPGAs), customizable by SRAM. FPGAs are becoming more valuable for space applications because of the high density, high performance, reduced development cost and re-programmability. In particular, SRAM-based FPGAs are very valuable for remote missions because of the possibility of being reprogrammed by the user as many times as necessary in a very short period. SRAM-based FPGA and micro-controllers represent a wide range of components in space applications, and as a result will be the focus of this work, more specifically the Virtex® family from Xilinx and the architecture of the 8051 micro-controller from Intel. The Triple Modular Redundancy (TMR) with voters is a common high-level technique to protect ASICs against single event upset (SEU) and it can also be applied to FPGAs. The TMR technique was first tested in the Virtex® FPGA architecture by using a small design based on counters. Faults were injected in all sensitive parts of the FPGA and a detailed analysis of the effect of a fault in a TMR design synthesized in the Virtex® platform was performed. Results from fault injection and from a radiation ground test facility showed the efficiency of the TMR for the related case study circuit. Although TMR has showed a high reliability, this technique presents some limitations, such as area overhead, three times more input and output pins and, consequently, a significant increase in power dissipation. Aiming to reduce TMR costs and improve reliability, an innovative high-level technique for designing fault-tolerant systems in SRAM-based FPGAs was developed, without modification in the FPGA architecture. This technique combines time and hardware redundancy to reduce overhead and to ensure reliability. It is based on duplication with comparison and concurrent error detection. The new technique proposed in this work was specifically developed for FPGAs to cope with transient faults in the user combinational and sequential logic, while also reducing pin count, area and power dissipation. The methodology was validated by fault injection experiments in an emulation board. The thesis presents comparison results in fault coverage, area and performance between the discussed techniques.