Medição de deslocamento através de sensores magnetoresistivos aplicada ao movimento mandibular

Neste trabalho é apresentado um método para medição de deslocamentos sem contato, utilizando sensores magnetoresistivos, os quais são sensibilizados pela variação do campo magnético produzido por um imã permanente em deslocamento no espaço. Os sensores magnetoresistivos possuem, internamente, uma ponte de Wheathestone, onde a resistência varia conforme varia o campo magnético, de modo que o circuito mais indicado para este caso é um amplificador e um filtro para cada sensor. O principal objetivo do trabalho é a obtenção de uma técnica para medir deslocamentos sem contato, e estender os resultados para medida de movimentos mandibulares. A montagem consiste de duas placas de celeron, distantes 30mm uma da outra e unidas por parafusos de polietileno. Em cada uma destas placas foram dispostos quatro sensores, num total de oito, sendo que para cada um deles existe um circuito de amplificação e filtragem do sinal de saída. Sob uma chapa de alumínio foi fixado este equipamento e uma mesa de calibração em 3D, a qual, após a obtenção da matriz de calibração, foi substituída por um emulador de movimento mandibular. Os parâmetros do modelo foram estimados através do método dos mínimos quadrados com auxílio do software Matlab, Release 12. Este software também foi utilizado para o sistema de aquisição de dados durante a realização dos experimentos. A imprecisão dos resultados obtidos na determinação dos deslocamentos, está na ordem de décimos de milímetros. O trabalho apresenta, também, o mapeamento do campo magnético do magneto utilizado nos experimentos através do software FEM2000 – Método de elementos finitos aplicado ao eletromagnetismo.

Proposta para implantação de microcentrais hidrelétricas automatizadas com o emprego de geradores assíncronos

Este trabalho insere em seu conteúdo dois propósitos: o primeiro é o de apresentar uma microusina experimental, uma planta piloto de uma microcentral hidrelétrica automatizada, que foi montada para ser utilizada como laboratório de pesquisas do desempenho de máquinas assíncronas de até 5CV operando como geradores de energia elétrica. Para isso, apresentamos todos os equipamentos com as suas respectivas especificações, a descrição do funcionamento e documentos gerais do projeto. O segundo é fazer uma revisão do uso da máquina assíncrona, funcionando como gerador de energia elétrica ligada à rede de distribuição local. Estudamos e apresentamos algumas conclusões sobre o comportamento deste tipo de gerador, no contexto de uma microcentral hidrelétrica automatizada, em situações operacionais onde se pode contemplar máxima potência ou máximo fator de potência ou, então, máximo rendimento. Realizamos análises teóricas considerando o circuito equivalente do gerador instalado na microcentral; foram geradas curvas das grandezas envolvidas no processo de geração de energia elétrica, e estes resultados foram comparados com as medidas fornecidas pelas leituras dos instrumentos, enquanto a máquina no ambiente da microusina experimental, era submetida à situação de carga zero até a máxima. Com os resultados colhidos procuramos estabelecer uma relação entre a potência mecânica nominal de motores assíncronos com a potência ativa nominal deste tipo de máquina operando como gerador.

Uma ferramenta para automação da geração do leiaute de circuitos analógicos sobre uma matriz de transistores MOS pré-difundidos

Este trabalho apresenta o LIT, uma ferramenta de auxílio ao projeto de circuitos integrados analógicos que utiliza a técnica da associação trapezoidal de transistores (TAT) sobre uma matriz digital pré-difundida. A principal característica é a conversão de cada transistor simples de um circuito analógico em uma associação TAT equivalente, seguido da síntese automática do leiaute da associação séria-paralela de transistores. A ferramenta é baseada na matriz SOT (sea-of-transistors), cuja arquitetura é voltada para o projeto de circuitos digitais. A matriz é formada somente por transistores unitários de canal curto de dimensões fixas. Através da técnica TAT, entretanto, é possível criar associações série-paralelas cujo comportamento DC aproxima-se dos transistores de dimensões diferentes dos unitários. O LIT é capaz de gerar automaticamente o leiaute da matriz SOT e dos TATs, além de células analógicas básicas, como par diferencial e espelho de corrente, respeitando as regras de casamento de transistores. O cálculo dos TATs equivalentes também é realizado pela ferramenta. Ela permite a interação com o usuário no momento da escolha da melhor associação. Uma lista de possíveis associações é fornecida, cabendo ao projetista escolher a melhor. Além disso, foi incluído na ferramenta um ambiente gráfico para posicionamento das células sobre a matriz e um roteador global automático. Com isso, é possível realizar todo o fluxo de projeto de um circuito analógico com TATs dentro do mesmo ambiente, sem a necessidade de migração para outras ferramentas. Foi realizado também um estudo sobre o cálculo do TAT equivalente, sendo que dois métodos foram implementados: aproximação por resistores lineares (válida para transistores unitários de canal longo) e aproximação pelo modelo analítico da corrente de dreno através do modelo BSIM3. Três diferentes critérios para a escolha da melhor associação foram abordados e discutidos: menor diferença de corrente entre o TAT e o transistor simples, menor número de transistores unitários e menor condutância de saída. Como circuito de teste, foi realizado o projeto com TATs de um amplificador operacional de dois estágios (amplificador Miller) e a sua comparação com o mesmo projeto utilizando transistores full-custom. Os resultados demonstram que se pode obter bons resultados usando esta técnica, principalmente em termos de desempenho em freqüência. A contribuição da ferramenta LIT ao projeto de circuitos analógicos reside na redução do tempo de projeto, sendo que as tarefas mais suscetíveis a erro são automatizadas, como a geração do leiaute da matriz e das células e o roteamento global. O ambiente de projeto, totalmente gráfico, permite que mesmo projetistas analógicos menos experientes realizem projetos com rapidez e qualidade. Além disso, a ferramenta também pode ser usada para fins educacionais, já que as facilidades proporcionadas ajudam na compreensão da metodologia de projeto.

Implementação do protocolo TCP/IP para sistemas de intrumentação

Baseado na tecnologia de interligação de redes, este trabalho apresenta uma proposta de conexão de dois sistemas com processamento próprio com o intuito de troca de informações, utilizando a pilha de protocolos TCP/IP. Este sistema será empregado em ambientes de controle industrial, permitindo o envio de informações do servidor de dados para o cliente. Os dados são constituídos de leituras feitas em equipamentos de campo, apresentando ao cliente remoto, medições dos mais diversos tipos. Por outro lado, o cliente poderá enviar comandos aos equipamentos de campo visando o telecontrole. Como ponto de partida para a elaboração do trabalho prático, foi utilizado o ambiente de controle do sistema de potência da companhia energética do estado do Rio Grande do Sul (CEEE). Um microcomputador com um browser acessa, através de uma rede local, os equipamentos controlados, que poderão ser qualquer tipo de equipamento de campo empregado em subestações de energia elétrica, como disjuntores, transformadores ou chaves. Para permitir o acesso remoto de tais equipamentos, foi elaborado um servidor de dados constituído de um controlador de rede do tipo Ethernet e um microcontrolador de aplicação específica que se encarrega do processamento da pilha de protocolos. O controlador Ethernet utilizado é um circuito integrado dedicado comercial, que executa o tratamento dos sinais de nível físico e de enlace de dados conforme o padrão IEEE 802.2. O processador TCP/IP, enfoque principal deste trabalho, foi elaborado através da linguagem de programação C, e a seguir traduzido para o Java, que é o ponto de partida para a ferramenta SASHIMI, de geração da descrição em VHDL do microcontrolador de aplicação específica utilizado. O processador TCP/IP encarrega-se da aquisição de dados do equipamento de campo, do processamento da pilha de protocolos TCP/IP, e do gerenciamento do controlador Ethernet. A partir desta descrição VHDL, foi sintetizado o hardware do microcontrolador em um FPGA, que juntamente com o software aplicativo, também fornecido pela ferramenta utilizada, desempenha o papel de processador TCP/IP para o sistema proposto. Neste ambiente, então, o cliente localizado no centro de operação, acessa através de um browser o equipamento de campo, visando obter suas medições, bem como enviar comandos, destacando o aspecto bidirecional para a troca de dados e a facilidade de conexão de dois sistemas heterogêneos. Este sistema pretende apresentar baixo custo de aquisição e de instalação, facilidade de interconexão local ou remota e transparência ao usuário final.

Análise comparativa de desempenho de redes IP e ATM com tráfego multimídia interativo

A década de 80 é um marco para a área de comunicação de dados. Muitos estudos, pesquisas e especificações foram iniciados para permitir a integração de sistemas de comunicação para voz, vídeo e dados. Desde essa década, os cientistas procuram investir na Internet, que é um dos mais importantes e populares meios de transmissão de informações no mundo, para acomodar aplicações que permitam enviar imagens e sons por esta imensa rede de comunicação. Também nessa década, no final, o International Telecommunications Union – Telecommunication (ITU-T), especificou a tecnologia ATM, cujas pesquisas vinham ocorrendo desde o seu início. O serviço de rede tradicional na Internet é transmissão de datagramas ´besteffort ´, conforme será visto neste trabalho. Neste serviço, os pacotes da origem são enviados para o destino, sem garantia de entrega. Para aquelas aplicações que requerem garantia de entrega, o protocolo TCP (equivalente à camada 4 do RM-OSI) se encarregará da retransmissão dos pacotes que falharam ao atingir o destino para então se conseguir uma recepção correta. Para aplicações de comunicação tradicionais, como FTP e Telnet, em que uma entrega correta é mais importante que a perda de tempo da retransmissão, este serviço é satisfatório. Entretanto, uma nova classe de aplicações, as quais usam mídias múltiplas (voz, som e dados), começam a aparecer na Internet. Exemplos desta classe de aplicação são: vídeo teleconferência, vídeo sob demanda e simulação distribuída. Operações de modo tradicional para estas aplicações resultam em redução da qualidade da informação recebida e, potencialmente, ineficiência do uso da largura de banda. Para remediar este problema é desenvolvido um ambiente de serviço para tempo real, no qual múltiplas classes de serviços são oferecidas. Este ambiente estende o modelo de serviços existentes para ir ao encontro das necessidades das aplicações multimídia com obrigatoriedade de tempo real, porém esta não é uma meta muito fácil. Contudo, a comunidade pesquisadora tem conseguido desenvolver alguns mecanismos que vão pouco a pouco permitindo que este objetivo se transforme em realidade. O ATM é uma tecnologia que provê dutos de alta velocidade para a transferência de qualquer tipo de informação em pequenos pacotes de tamanho fixo, chamados células. A idéia básica é estabelecer entre dois pontos que desejam se comunicar um circuito virtual que é mantido pelos comutadores de células para levar a informação de um lado a outro. A característica marcante do ATM é a Qualidade de Servico – QoS, que garante o desempenho predefinido que determinado serviço necessita. Isso permite suportar aplicações de tempo real que são sensíveis ao atraso. O atendimento à diversidade de características de tráfego e exigências distintas de grandes quantidades de serviços é possível pelo ATM graças ao controle de tráfego reunido à capacidade de multiplexação estatística do meio em altas taxas de transmissão. O objetivo principal desta dissertação é elaborar uma comparação quantitativa e qualitativa do funcionamento de aplicações multimídia sobre IP com RSVP - Protocolo desenvolvido para realizar reservas de recursos integrante da arquitetura de Serviços Integrados (IntServ) proposta pelo IETF para oferecer qualidade de serviço para aplicações tais como aplicações multimídia. Essa proposta também inclui duas classes de serviços, sendo que nessa dissertação, o serviço de carga controlada é que está sendo utilizado. Isso deve-se a implementação dos módulos apresentados em [GRE 2001] e que foram utilizados na realização desse trabalho - e sobre ATM. A proposta final é a elaboração de uma técnica de análise baseado nas principais métricas de desempenho em redes que deve permitir uma melhor visualização do comportamento das tecnologias sob determinadas cargas de tráfego, permitindo assim uma tomada de decisão entre qual das tecnologias que deverá ser adotada em um dado momento, em uma dada situação, ou seja, a indicação do ponto de quebra tecnológica na situação modelada. Para que fosse possível fazer esta comparação, foi necessário dividir-se este trabalho em 3 grandes etapas, que são: • Estudo e desenvolvimento da técnica para análise do elemento carga de tráfego na tecnologia ATM; • Estudo e desenvolvimento da técnica para análise do elemento carga de tráfego na tecnologia IP com RSVP; • Comparativo quantitativo e qualitativo dos estudos acima.

Soft IP para criptografia usando o algoritmo Rijndael e implementação em lógica programável

A criptografia assumiu papel de destaque no cotidiano das pessoas, em virtude da necessidade de segurança em inúmeras transações eletrônicas. Em determinadas áreas, a utilização de hardware dedicado à tarefa de criptografia apresenta vantagens em relação à implementação em software, devido principalmente ao ganho de desempenho. Recentemente, o National Institute of Standards and Technology (NIST) publicou o novo padrão norte-americano de criptografia simétrica, chamado de Advanced Encryption Standard (AES). Após um período de aproximadamente 3 anos, no qual várias alternativas foram analisadas, adotou-se o algoritmo Rijndael. Assim, este trabalho apresenta um Soft IP do padrão AES, codificado em VHDL, visando a implementação em FPGA Altera. Todo o projeto foi construído com funções e bibliotecas genéricas, a fim de permitir a posterior implementação sobre outras tecnologias. Foram geradas duas versões: uma priorizando desempenho e outra priorizando a área ocupada nos componentes. Para cada uma das versões, produziu-se um circuito para encriptar e outro para decriptar. O desempenho alcançado em termos de velocidade de processamento superou todos os outros trabalhos publicados na área, sobre a mesma tecnologia. São apresentados os detalhes de implementação, arquiteturas envolvidas e decisões de projeto, bem como todos os resultados. A dissertação contém ainda conceitos básicos de criptografia e uma descrição do algoritmo Rijndael.

Desenvolvimento de um sistema para medição do carregamento devido ao vento em edificações alteadas

A presente dissertação de mestrado compreende o projeto e a execução de uma balança eletro-mecânica. Este equipamento tem por finalidade a medição das seis componentes dos esforços atuantes na base de modelos de edificações alteadas, ensaiadas em túnel de vento. As componentes medidas servirão como subsídio para o desenvolvimento do projeto estrutural e de fundações das edificações modeladas. A fim de tornar o mais abrangente possível sua utilização, foi estudada a magnitude de esforços e freqüências de vibração, devidas ao vento no modelo ensaiado, a que o sistema está submetido. Estas grandezas são os critérios de projeto para o desenvolvimento do sistema de medição. Deste modo, desenvolve-se um equipamento capaz de ser utilizado em estruturas dos mais variados tipos, como, por exemplo, torres, chaminés e edifícios alteados. O sistema de medição em estudo consiste em três partes: um conjunto de células de carga dispostas de forma a medir as componentes dos esforços, um circuito eletrônico para amplificação e condicionamento do sinal produzido em cada célula de carga, e um microcomputador para aquisição e armazenamento dos dados produzidos pelo sistema. Como resultados são apresentados os ensaios realizados em túnel de vento com modelos bem definidos, a fim de testar o sistema. As conclusões do trabalho ficam por conta da interpretação dos resultados e análise da utilização deste tipo de equipamento para determinação de coeficientes globais de vento em edificações.

A sincronização de osciladores de Rössler acoplados

Neste trabalho utiliza-se como sistema dinâmico o circuito eletrônico que integra o sistema de equações acopladas de Rossler modificado. Este sistema possui uma nãolinearidade dada por uma função linear por partes e apresenta comportamento caótico para certos valores dos seus parâmetros. Isto e evidenciado pela rota de dobramento de período obtida variando-se um dos parâmetros do sistema. A caracterização experimental da dinâmica do sistema Rossler modificado e realizada através do diagrama de bifurcações. Apresenta-se uma fundamentação teórica de sistemas dinâmicos introduzindo conceitos importantes tais como atratores estranhos, variedades invariantes e tamb em uma análise da estabilidade de comportamentos assintóticos como pontos fixos e ciclos limites. Para uma caracterização métrica do caos, apresenta-se a definção dos expoentes de Lyapunov. São introduzidos também os expoentes de Lyapunov condicionais e transversais, que estão relacionados com a teoria de sincronizção de sistemas caóticos. A partir de uma montagem mestre-escravo, onde dois osciladores de Rossler estão acoplados unidirecionalmente, introduz-se a de nição de sincronização idêntica, sincronização de fase e variedade de sincronização. Demonstra-se a possibilidade de sincronização em uma rede de osciladores caóticos de Rossler, acoplados simetricamente via acoplamento de primeiros vizinhos. A rede composta por seis osciladores mostrou ser adequada pelo fato de apresentar uma rica estrutura espacial e, ao mesmo tempo, ser experimentalmente implementável. Além da sincronização global (osciladores identicamente sincronizados), obtém-se a sincronização parcial, onde parte dos osciladores sincronizam entre si e a outra parte não o faz. Esse tipo de sincronização abre a possibilidade da formação de padrões de sincronização e, portanto, exibe uma rica estrutura de comportamentos dinâmicos. A sincronização parcial e investigada em detalhes e apresentam-se vários resultados. A principal ferramenta utilizada na análise experimental e numérica e a inspeção visual do gráfico yi yj , fazendo todas as combinações entre elementos diferentes (i e j) da rede. Na análise numérica obtém-se como resultado complementar o máximo expoente de Lyapunov transversal, que descreve a estabilidade da variedade de sincronização global.

Inserção de testabilidade em um núcleo pré-projetado de um microcontrolador 8051 fonte compatível

No intuito de validar seus projetos de sistemas integrados, o Grupo de Microeletrônica da UFRGS tem investido na inserção de estruturas de teste nos núcleos de hardware que tem desenvolvido. Um exemplo de tal tipo de sistema é a “caneta tradutora”, especificada e parcialmente desenvolvida por Denis Franco. Esta caneta se utiliza de um microcontrolador 8051 descrito em VHDL, o qual ainda carece de estruturas dedicadas com funções orientadas à testabilidade. Este trabalho exemplifica a integração de teste em um circuito eletrônico préprojetado. Neste caso específico, foi utilizado o microcontrolador 8051 fonte compatível que será inserido no contexto da caneta tradutora. O método utilizado apoiou-se na norma IEEE1149.1, destinada a definir uma infra-estrutura baseada na técnica do boundary scan para o teste de placas de circuito impresso. São apresentadas características de testabilidade desenvolvidas para o microcontrolador, utilizando-se a técnica do boundary scan em sua periferia e a técnica do scan path em seu núcleo. A inserção destas características de teste facilita a depuração e testes em nível de sistema, imaginando-se o sistema como algo maior, fazendo parte do sistema da caneta tradutora como um todo. São elaborados exemplos de testes, demonstrando a funcionalidade do circuito de teste inserido neste núcleo e a possibilidade de detecção de falhas em pontos distintos do sistema. Finalmente, avalia-se o custo associado à integração desta infra-estrutura de teste, tanto em termos de acréscimo de área em silício, quanto em termos de degradação de desempenho do sistema.

A invenção do sujeito ecológico : sentidos e trajetórias em educação ambiental

Este trabalho, desde uma perspectiva hermenêutica, tematiza os processos de produção de sentidos sobre o ambiental como um fenômeno que tem assumido a forma de um campo de relações sociais. O campo ambiental é pensado a partir de sua inscrição dentro de uma tradição ambiental no Ocidente que remonta à modernidade, construindo diferentes sensibilidades para com a natureza e o ambiente, entre elas a naturalista, a romântica, e a edênica. A experiência contemporânea do ambiental é abordada no diálogo com a tradição e através de sua contextualização nas relações entre campo social e trajetórias profissionais de educadores ambientais. Destaca-se a formação de uma identidade narrativa do sujeito ecológico em geral, marcado por um ethos romântico e um habitus militante, e a do educador ambiental em particular, com suas formas próprias de acesso ao campo e à experiência de tornar-se um dos novos profissionais ambientais. O circuito editorial e a formação de especialistas em meio ambiente e em educação ambiental são abordados como parte do percurso institucional de constituição da educação ambiental como prática pedagógica do sujeito ecológico. Discutem-se as tensões que atravessam o projeto emancipatório ecológico, suas raízes contraculturais, e os paradoxos da autonomia como valor central desta visão de mundo e de política. Trabalhou-se com a idéia de que campo e trajetória se articulam reciprocamente e que a narrativa é a condição de possibilidade da produção dos sentidos vividos e de sua elaboração numa narrativa auto e hétero compreensiva enunciada pelos sujeitos e estruturada nas formas organizativas do campo.

Estimativa de capacitâncias e consumo de potência em circuitos combinacionais CMOS no nível lógico

Esta tese propõe o desenvolvimento de um método de estimativa de capacitâncias e de potência consumida nos circuitos combinacionais CMOS, no nível de portas lógicas. O objetivo do método é fazer uma previsão do consumo de potência do circuito na fase de projeto lógico, o que permitirá a aplicação de técnicas de redução de potência ou até alteração do projeto antes da geração do seu leiaute. A potência dinâmica consumida por circuitos CMOS depende dos seguintes parâmetros: tensão de alimentação, freqüência de operação, capacitâncias parasitas e atividades de comutação em cada nodo do circuito. A análise desenvolvida na Tese, propõe que a potência seja dividida em duas componentes. A primeira componente está relacionada ao consumo de potência devido às capacitâncias intrínsecas dos transistores, que por sua vez estão relacionadas às dimensões dos transistores. Estas capacitâncias intrínsecas são concentradas nos nodos externos das portas e manifestam-se em função das combinações dos vetores de entrada. A segunda componente está relacionada às interconexões entre as células do circuito. Para esta etapa utiliza-se a estimativa do comprimento médio das interconexões e as dimensões tecnológicas para estimar o consumo de potência. Este comprimento médio é estimado em função do número de transistores e fanout das várias redes do circuito. Na análise que trata das capacitâncias intrínsecas dos transistores os erros encontrados na estimativa da potência dissipada estão no máximo em torno de 11% quando comparados ao SPICE. Já na estimativa das interconexões a comparação feita entre capacitâncias de interconexões estimadas no nível lógico e capacitâncias de interconexões extraídas do leiaute apresentou erros menores que 10%.

Desenvolvimento de um programa de simulação computacional de sistemas de aquecimento solar para água

Esta Tese apresenta uma análise do comportamento térmico de um sistema de aquecimento solar operando por termossifão. Neste tipo de sistema o fluido no coletor solar é circulado por convecção natural, que acontece devido à diferença de massa específica da água ao longo circuito. Nestes sistemas a vazão mássica varia ao longo do dia e do ano, dependendo, dentre outros fatores, da irradiância solar absorvida, do perfil de temperaturas da água no sistema, da geometria, do volume e do perfil de demanda de água quente. Para uma avaliação detalhada do comportamento térmico de aquecedores solares operando por termossifão foram realizados ensaios experimentais e cálculos teóricos. Os resultados dos experimentos concordaram com aqueles apresentados na literatura e sua análise fundamentou o desenvolvimento do aplicativo TermoSim, um programa de simulação computacional do comportamento térmico de sistemas de aquecimento de água com energia solar. O tratamento matemático adotado no TermoSim compreende a modelagem dos coletores solares de acordo com a teoria de Hottel-Bliss-Whillier. O reservatório térmico é modelado com estratificação térmica, convecção e condução entre as camadas. A vazão mássica é obtida a partir do balanço da quantidade de movimento no circuito. Os modelos matemáticos empregados na construção do aplicativo TermoSim foram validados através do confronto dos resultados simulados com medidas experimentais. Foi demonstrado que a utilização destes modelos é adequada e permite reproduzir com precisão o comportamento térmico dos coletores solares e do reservatório térmico. Além do programa TermoSim, foi também desenvolvido o programa TermoDim, que é uma ferramenta para o dimensionamento de sistemas de aquecimento solar, que requer apenas o conhecimento dos parâmetros geométricos do sistema, dados meteorológicos em média mensal e informação a respeito do volume de demanda. O TermoDim é apropriado para estimar o desempenho de aquecedores solares operando por termossifão com tanques verticais e horizontais. O método de dimensionamento do TermoDim é baseado na correlação para a eficiência média mensal obtida neste trabalho a partir de um grande número de simulações.

Adicionando qualidade de serviço para um ambiente de colaboração visual baseado em H.323.

A colaboração visual, recurso que permite a troca de informações de forma remota, é construída em cima de uma combinação de diversas ferramentas, na qual estão incluídos: videoconferência, “streaming de vídeo”, compartilhamento e transferência de informações e imagens (colaboração em cima de dados) entre outros. Estas soluções, vêm utilizando cada vez mais, o protocolo IP e a Internet para o transporte dos sinais. Com este objetivo, o ITU-T lançou a recomendação H.323, que definiu um padrão confiável, que permite a troca de sinais multimídia em redes de pacotes sem qualidade de serviço. Entretanto, com o passar dos anos percebeu-se que aplicações que manipulam voz e vídeo, precisam que as redes de pacotes tenham capacidade de prover características semelhantes às oferecidas por redes de comutação por circuito, para o transporte dos sinais multimídia. Neste sentido, redes IP podem utilizar mecanismos de qualidade de serviço como o DiffServ, para prover tratamento adequado dos sinais de áudio e vídeo e assim, aumentar a qualidade percebida pelos usuários. As aplicações de colaboração visual são notáveis candidatas a utilização de mecanismos de QoS da rede. Neste caso é desejável que estas aplicações estejam aptas a especificar o nível de qualidade de serviço desejado e requisitem este nível de serviço para a rede. Neste contexto, o trabalho apresenta um modelo para o desenvolvimento de um terminal H.323 capaz de requisitar qualidade de serviço para a rede IP, visando aumentar a qualidade percebida pelo usuário em relação aos sinais de mídia. Neste terminal foi incluída uma entidade chamada de EPQoSE, responsável pela sinalização de QoS em benefício do terminal. Além disso, o modelo proposto neste texto apresenta um sistema de gerenciamento baseado em políticas, responsável por controlar as requisições de QoS dos terminais H.323, dentro de um domínio. Como o terminal precisa se comunicar com estas entidades, apresentamos no trabalho, a maneira como ele faz isso e definimos um conjunto de funções que devem ser implementadas pelo QoSM no terminal.

Reuse-based test planning for core-based systems-on-chip

Electronic applications are currently developed under the reuse-based paradigm. This design methodology presents several advantages for the reduction of the design complexity, but brings new challenges for the test of the final circuit. The access to embedded cores, the integration of several test methods, and the optimization of the several cost factors are just a few of the several problems that need to be tackled during test planning. Within this context, this thesis proposes two test planning approaches that aim at reducing the test costs of a core-based system by means of hardware reuse and integration of the test planning into the design flow. The first approach considers systems whose cores are connected directly or through a functional bus. The test planning method consists of a comprehensive model that includes the definition of a multi-mode access mechanism inside the chip and a search algorithm for the exploration of the design space. The access mechanism model considers the reuse of functional connections as well as partial test buses, cores transparency, and other bypass modes. The test schedule is defined in conjunction with the access mechanism so that good trade-offs among the costs of pins, area, and test time can be sought. Furthermore, system power constraints are also considered. This expansion of concerns makes it possible an efficient, yet fine-grained search, in the huge design space of a reuse-based environment. Experimental results clearly show the variety of trade-offs that can be explored using the proposed model, and its effectiveness on optimizing the system test plan. Networks-on-chip are likely to become the main communication platform of systemson- chip. Thus, the second approach presented in this work proposes the reuse of the on-chip network for the test of the cores embedded into the systems that use this communication platform. A power-aware test scheduling algorithm aiming at exploiting the network characteristics to minimize the system test time is presented. The reuse strategy is evaluated considering a number of system configurations, such as different positions of the cores in the network, power consumption constraints and number of interfaces with the tester. Experimental results show that the parallelization capability of the network can be exploited to reduce the system test time, whereas area and pin overhead are strongly minimized. In this manuscript, the main problems of the test of core-based systems are firstly identified and the current solutions are discussed. The problems being tackled by this thesis are then listed and the test planning approaches are detailed. Both test planning techniques are validated for the recently released ITC’02 SoC Test Benchmarks, and further compared to other test planning methods of the literature. This comparison confirms the efficiency of the proposed methods.

Designing single event upset mitigation techniques for large SRAM-Based FPGA components

This thesis presents the study and development of fault-tolerant techniques for programmable architectures, the well-known Field Programmable Gate Arrays (FPGAs), customizable by SRAM. FPGAs are becoming more valuable for space applications because of the high density, high performance, reduced development cost and re-programmability. In particular, SRAM-based FPGAs are very valuable for remote missions because of the possibility of being reprogrammed by the user as many times as necessary in a very short period. SRAM-based FPGA and micro-controllers represent a wide range of components in space applications, and as a result will be the focus of this work, more specifically the Virtex® family from Xilinx and the architecture of the 8051 micro-controller from Intel. The Triple Modular Redundancy (TMR) with voters is a common high-level technique to protect ASICs against single event upset (SEU) and it can also be applied to FPGAs. The TMR technique was first tested in the Virtex® FPGA architecture by using a small design based on counters. Faults were injected in all sensitive parts of the FPGA and a detailed analysis of the effect of a fault in a TMR design synthesized in the Virtex® platform was performed. Results from fault injection and from a radiation ground test facility showed the efficiency of the TMR for the related case study circuit. Although TMR has showed a high reliability, this technique presents some limitations, such as area overhead, three times more input and output pins and, consequently, a significant increase in power dissipation. Aiming to reduce TMR costs and improve reliability, an innovative high-level technique for designing fault-tolerant systems in SRAM-based FPGAs was developed, without modification in the FPGA architecture. This technique combines time and hardware redundancy to reduce overhead and to ensure reliability. It is based on duplication with comparison and concurrent error detection. The new technique proposed in this work was specifically developed for FPGAs to cope with transient faults in the user combinational and sequential logic, while also reducing pin count, area and power dissipation. The methodology was validated by fault injection experiments in an emulation board. The thesis presents comparison results in fault coverage, area and performance between the discussed techniques.