Uncovering parallel ribosome biogenesis pathways during pre-60S subunit maturation

Paralogs are present during ribosome biogenesis as well as in mature ribosomes in form of ribosomal proteins, and are commonly believed to play redundant functions within the cell. Two previously identified paralogs are the protein pair Ssf1 and Ssf2 (94% homologous). Ssf2 is believed to replace Ssf1 in case of its absence from cells, and depletion of both proteins leads to severely impaired cell growth. Results reveal that, under normal conditions, the Ssf paralogs associate with similar sets of proteins but with varying stabilities. Moreover, disruption of their pre-rRNP particles using high stringency buffers revealed that at least three proteins, possibly Dbp9, Drs1 and Nog1, are strongly associated with each Ssf protein under these conditions, and most likely represent a distinct subcomplex. In this study, depletion phenotypes obtained upon altering Nop7, Ssf1 and/or Ssf2 protein levels revealed that the Ssf paralogs cannot fully compensate for the depletion of one another because they are both, independently, required along parallel pathways that are dependent on the levels of availability of specific ribosome biogenesis proteins. Finally, this work provides evidence that, in yeast, Nop7 is genetically linked with both Ssf proteins.

FPGA-based object detection using classification circuits

Dans l'apprentissage machine, la classification est le processus d’assigner une nouvelle observation à une certaine catégorie. Les classifieurs qui mettent en œuvre des algorithmes de classification ont été largement étudié au cours des dernières décennies. Les classifieurs traditionnels sont basés sur des algorithmes tels que le SVM et les réseaux de neurones, et sont généralement exécutés par des logiciels sur CPUs qui fait que le système souffre d’un manque de performance et d’une forte consommation d'énergie. Bien que les GPUs puissent être utilisés pour accélérer le calcul de certains classifieurs, leur grande consommation de puissance empêche la technologie d'être mise en œuvre sur des appareils portables tels que les systèmes embarqués. Pour rendre le système de classification plus léger, les classifieurs devraient être capable de fonctionner sur un système matériel plus compact au lieu d'un groupe de CPUs ou GPUs, et les classifieurs eux-mêmes devraient être optimisés pour ce matériel. Dans ce mémoire, nous explorons la mise en œuvre d'un classifieur novateur sur une plate-forme matérielle à base de FPGA. Le classifieur, conçu par Alain Tapp (Université de Montréal), est basé sur une grande quantité de tables de recherche qui forment des circuits arborescents qui effectuent les tâches de classification. Le FPGA semble être un élément fait sur mesure pour mettre en œuvre ce classifieur avec ses riches ressources de tables de recherche et l'architecture à parallélisme élevé. Notre travail montre que les FPGAs peuvent implémenter plusieurs classifieurs et faire les classification sur des images haute définition à une vitesse très élevée.

Description de l’évolution du profil socio-cognitif et clinique d’une cohorte d’adolescents diabétiques de type 1 ayant suivi un programme d’éducation thérapeutique

Thèse réalisée en cotutelle entre Aix-Marseille Université et l'Université de Montréal