Modelo de Gestion Intersectorial para la formalización de villas, a partir de la revisión de normativa urbana, marco jurídico-político, y la innovación tecnológica de los recursos. Intersectorial management model for the formality of the illegal growth settles beginning from the revision of the urban norm, political - juridical, and the technological innovation of the resources.

El Proyecto que se presenta en esta convocatoria está relacionado con el diseño y desarrollo de procesos de gestión intersectorial para la reconversión formal del hábitat en asentamientos de crecimiento espontáneo e ilegal a partir de la la revisión de marcos legales y normativos respecto del derecho al uso de suelo urbano y la seguridad jurídica en la tenencia (regulación dominial) bajo un enfoque sustentable de los Derechos Humanos (DDHH) como así también a partir de la innovación tecnológica de los recursos para el mejoramiento habitacional en el marco de los aportes relacionados con la Responsabilidad Social Empresarial (RSE) .La originalidad, en este caso, se basa en la exploración de nuevos procesos de gestión mixta en los que intervienen diversos actores: ESTADO, SOCIEDAD, EMPRESA y COMUNIDAD CIENTIFICA, configurando un circuito intersectorial de gestión, capacitación y producción de hábitat que respondan al fortalecimiento del desarrollo comunitario, entendido como desarrollo económico con inclusión social y urbana.Los objetivos están relacionados con el fortalecimiento de la producción integral del hábitat social procurando el desarrollo genuino de las comunidades a partir de la expansión de sus capacidades y sus derechos.El presente proyecto de investigación explorará la producción de hábitat y de ciudad informal procurando reconvertirla hacia un modelo de gestión sustentable (normativo y tecnológico), basado en la necesidad de producir ciudadanía digna a partir de la construcción formal de hábitat.La propuesta del proyecto supone la participación intersectorial en la planificación formal y en la toma de decisiones para una inclusión social y económica, en el marco de un modelo de desarrollo de génesis inclusor, constituyéndose en un avance de conocimientos del propio campo disciplinar (hábitat) como así también de otros campos afines a los mismos (jurídico- social - económico- productivo- político ).

Rol de los factores de crecimiento Wnt sobre el desarrollo de polaridad neuronal y crecimiento axonal. Role of Wnt growth factors on neuronal polarity and axon growth.

El desarrollo y funcionamiento del sistema nervioso dependen de la formación de circuitos neuronales específicos y de programas intrínsecos y extrínsecos que actúan como moduladores del desarrollo neuronal. Inicialmente, los neuroblastos "sensan" a través de receptores específicos, la presencia en el medio de factores de crecimiento, como neurotrofinas clásicas (BDNF, NGF, etc), IGF-1, factores Wnts, que regulan la diferenciación neuronal, polarización, migración, etc. Hasta hace pocos años, las funciones específicas de los diferentes sistemas de factor de crecimiento-receptor en el establecimiento de polaridad y la regulación del crecimiento axonal eran mayormente desconocidas. Más recientemente, trabajos de nuestro y otros grupos de investigación han aportado significativamente al conocimiento de los mecanismos que involucran los sistemas IGF-1-receptor de IGF-1, BDNF-TrkB y NGF-TrkA sobre el desarrollo de polaridad neuronal. Sin embargo, si bien se conoce que los factores de crecimiento Wnt cumplen un rol crucial en eventos que ocurren durante la maduración neuronal (dendritogénesis, sinaptogénesis) poco se sabe sobre los mecanismos por los cuales estos factores regularían el establecimiento inicial de polaridad y el crecimiento axonal. Los factores Wnt como así también su primer efector intracelular Dishevelled (DVL) y sus cascadas de señalización participan de procesos como neurogénesis, guiado axonal, desarrollo dendrítico y formación y mantenimiento de sinápsis. Por estas razones, para el desarrollo del presente proyecto planeamos estudiar los efectos de los factores Wnts, su receptor Frizzled (Fz) y su efector DVL sobre el establecimiento de polaridad y la regulación del crecimiento axonal. También compararemos los efectos de los factores Wnt con los de IGF-1 (el único factor de crecimiento conocido esencial para el establecimiento de polaridad). Finalmente, intentaremos determinar cuál o cuáles de las cascadas intracelulares de señalización activadas por los Wnts están involucradas en sus efectos axogénicos. La metodología a utilizar se basará en el empleo de cultivos primarios de neuronas de hipocampo de embriones de rata de 18 días de gestación, los que serán expuestos a los factores Wnt y/o IGF-1. Se diseñarán experimentos tendientes a evaluar los efectos de dichos factores durante los diferentes estadíos de diferenciación neuronal que se analizarán por microscopía de fluorescencia confocal. Al mismo tiempo se realizarán ensayos de subfraccionamiento que permitan purificar conos de crecimiento aislados en los que se evaluará el rol local de Wnt y sus efectores sobre la fosforilación de quinasas que median la adición local de membrana y elongación axonal. Se examiná el rol de DVL sobre la especificación axonal a través de la expresión epistática en neuronas no diferenciadas como así también se bloqueará su expresión a tavés del uso de siRNA o cDNAs que actúen como dominantes negativas. Finalmente, se examinará una posible "transactivación" por IGF-1 o Wnts de sus receptores o primeros efectores intracelulares específicos, IRS-1- PI3K para IGF-1 y Dishevelled para Wnts. Para ello, se diseñarán experimentos en los que se utilizarán inhibidores farmacológicos específicos y se realizan ensayos de fosforilación en conos de crecimiento aislados y en cultivos neuronales. Los resultados serán cuantificados y sometidos softwares estadísticos adecuados.El desarrollo de estos experimentos nos permitirá examinar posibles paralelismos entre la activación del sistema Wnt-Frizzled-Dishevelled y del sistema IGF-1-Receptor de IGF-1-PI3K, el único sistema factor de crecimiento-receptor conocido esencial para el establecimiento de la polaridad neuronal y así poder lograr un acercamiento al/los posible mecanismo/s que regula/n la diferenciación neuronal y el crecimiento axonal.

Aceleración de Algoritmos en Procesadores Multicore, GPGPU y FPGA. Algorithm Acceleration with Multicore, GPGPU and FPGA Processors.

El avance en la potencia de cómputo en nuestros días viene dado por la paralelización del procesamiento, dadas las características que disponen las nuevas arquitecturas de hardware. Utilizar convenientemente este hardware impacta en la aceleración de los algoritmos en ejecución (programas). Sin embargo, convertir de forma adecuada el algoritmo en su forma paralela es complejo, y a su vez, esta forma, es específica para cada tipo de hardware paralelo. En la actualidad los procesadores de uso general más comunes son los multicore, procesadores paralelos, también denominados Symmetric Multi-Processors (SMP). Hoy en día es difícil hallar un procesador para computadoras de escritorio que no tengan algún tipo de paralelismo del caracterizado por los SMP, siendo la tendencia de desarrollo, que cada día nos encontremos con procesadores con mayor numero de cores disponibles. Por otro lado, los dispositivos de procesamiento de video (Graphics Processor Units - GPU), a su vez, han ido desarrollando su potencia de cómputo por medio de disponer de múltiples unidades de procesamiento dentro de su composición electrónica, a tal punto que en la actualidad no es difícil encontrar placas de GPU con capacidad de 200 a 400 hilos de procesamiento paralelo. Estos procesadores son muy veloces y específicos para la tarea que fueron desarrollados, principalmente el procesamiento de video. Sin embargo, como este tipo de procesadores tiene muchos puntos en común con el procesamiento científico, estos dispositivos han ido reorientándose con el nombre de General Processing Graphics Processor Unit (GPGPU). A diferencia de los procesadores SMP señalados anteriormente, las GPGPU no son de propósito general y tienen sus complicaciones para uso general debido al límite en la cantidad de memoria que cada placa puede disponer y al tipo de procesamiento paralelo que debe realizar para poder ser productiva su utilización. Los dispositivos de lógica programable, FPGA, son dispositivos capaces de realizar grandes cantidades de operaciones en paralelo, por lo que pueden ser usados para la implementación de algoritmos específicos, aprovechando el paralelismo que estas ofrecen. Su inconveniente viene derivado de la complejidad para la programación y el testing del algoritmo instanciado en el dispositivo. Ante esta diversidad de procesadores paralelos, el objetivo de nuestro trabajo está enfocado en analizar las características especificas que cada uno de estos tienen, y su impacto en la estructura de los algoritmos para que su utilización pueda obtener rendimientos de procesamiento acordes al número de recursos utilizados y combinarlos de forma tal que su complementación sea benéfica. Específicamente, partiendo desde las características del hardware, determinar las propiedades que el algoritmo paralelo debe tener para poder ser acelerado. Las características de los algoritmos paralelos determinará a su vez cuál de estos nuevos tipos de hardware son los mas adecuados para su instanciación. En particular serán tenidos en cuenta el nivel de dependencia de datos, la necesidad de realizar sincronizaciones durante el procesamiento paralelo, el tamaño de datos a procesar y la complejidad de la programación paralela en cada tipo de hardware. Today´s advances in high-performance computing are driven by parallel processing capabilities of available hardware architectures. These architectures enable the acceleration of algorithms when thes ealgorithms are properly parallelized and exploit the specific processing power of the underneath architecture. Most current processors are targeted for general pruposes and integrate several processor cores on a single chip, resulting in what is known as a Symmetric Multiprocessing (SMP) unit. Nowadays even desktop computers make use of multicore processors. Meanwhile, the industry trend is to increase the number of integrated rocessor cores as technology matures. On the other hand, Graphics Processor Units (GPU), originally designed to handle only video processing, have emerged as interesting alternatives to implement algorithm acceleration. Current available GPUs are able to implement from 200 to 400 threads for parallel processing. Scientific computing can be implemented in these hardware thanks to the programability of new GPUs that have been denoted as General Processing Graphics Processor Units (GPGPU).However, GPGPU offer little memory with respect to that available for general-prupose processors; thus, the implementation of algorithms need to be addressed carefully. Finally, Field Programmable Gate Arrays (FPGA) are programmable devices which can implement hardware logic with low latency, high parallelism and deep pipelines. Thes devices can be used to implement specific algorithms that need to run at very high speeds. However, their programmability is harder that software approaches and debugging is typically time-consuming. In this context where several alternatives for speeding up algorithms are available, our work aims at determining the main features of thes architectures and developing the required know-how to accelerate algorithm execution on them. We look at identifying those algorithms that may fit better on a given architecture as well as compleme