Ciclos económicos en economías abiertas y menos desarrolladas: el papel de los "shocks" en los términos de intercambio.The business cycle in open and less developed economies: the rol of terms-of-trade shocks.

Nuestra preocupación reside en estudiar empíricamente el mecanismo de transmisión internacional de ciclos económicos a economías pequeñas y menos desarrolladas (LDC), evaluando el impacto de los shocks en los términos de intercambio en países dónde existen imperfecciones en el mercado crediticio que imponen severas restricciones en el financiamiento de la inversión doméstica y al crecimiento económico. Primero, analizamos si la cuenta corriente responde de manera asimétrica a movimientos de largo plazo en los términos de intercambio. La hipótesis es que “en los buenos tiempos” cuando se produce una mejora permanente en términos de intercambio (y con ello el nivel de ingreso) los individuos no elevan su consumo en un monto acorde con la mejora de su ingreso (permanente) sino que ahorran una fracción del aumento en su dotación para hacer frente a una reversión en la mejora en los términos de intercambios (aunque ésta sea transitoria) en el futuro. En consecuencia, la cuenta corriente (diferencia entre ingreso y absorción) responde de manera positiva a un shock permanente en los términos de intercambio, ya que el individuo ahorra de manera cautelosa –debido a que sabe que no le prestarán para suavizar consumo - aún suponiendo que en el futuro tendrá una reversión transitoria de su ingreso. Segundo, estudiamos la relación dinámica entre los términos de intercambio y la tasa de interés en la economía pequeña abierta y con imperfecciones en el mercado crediticio (información asimétrica). La hipótesis es que la economía doméstica tiene que soportar una prima de riesgo que eleva el costo de la inversión y retarda el crecimiento (Gertler y Rogoff; 1990). Esta prima de riesgo depende, además, en forma negativa del nivel del colateral que tenga la economía. El colateral es la dotación de recursos naturales, por ejemplo, que la economía posee a los fines garantizar el cumplimiento de las obligaciones contraídas (en el modelo presentado las actividades dónde se invierten son independientes del colateral). La hipótesis establecida indica que los cambios en los términos de intercambio generan un aumento del colateral de la economía y una reducción del riesgo país: aumentos en los términos de intercambio reducen la prima de riesgo de la economía que opera en mercados de capitales con asimetrías de información, y como consecuencia aumentarían los ingresos de capitales. De esta forma, se estaría encontrando una explicación a la denominada “Paradoja de Lucas”. Finalmente, el proyecto estudia la conexión entre dos variables “clave” en la economía de los países emergentes: la relación entre los términos de intercambio y el tipo de cambio real. Argumentamos que los efectos de las mejoras de los términos de intercambio sobre los flujos de capitales externos tienden a ser sobreestimadas si no se consideran los efectos “secundarios” de éstas sobre el tipo de cambio real de la economía pequeña menos desarrollada. En este proyecto se controlan estadísticamente esta relación. La estrategia empírica elegida resulta en aplicar a un panel (constituido por dieciocho países de Latinoamérica) el método generalizado de momentos (GMM) a dos modelos de regresión estadística a los fines de abordar de manera eficiente el problema de la endogeneidad de la variable dependiente que actúa como regresor rezagado. La estrategia de estimación elegida enfatiza el análisis de la relación dinámica de las variables económicas incluidas en el análisis. The paper analyzes the general problem related to the transmission of economic cycles to Small Open Economies. The analysis focuses on terms-of-trade shocks, which are considered one of the major sources of income volatility in developing economies. Specifically, we tackle the problem related to the impact of terms-of-trade shocks in Less Developed SOEs. ‘Less Developed SOEs’ are understood as those countries who have borrowing constraints. First, we put to a test the hypothesis of asymmetric response of current account to terms-of-trade shocks (the impact of the shock on current account differs depending whether it is positive or negative), which originates from considering binding restrictions in international capital markets (Agénor and Aizenman; 2004). Second, we investigate about the main determinants of External Capital Flows (ECF) directed to Developing Countries. We put to a test the Gertler and Rogoff (1990) hypothesis that a “risky rate” arises in that markets because the economy has not sufficient amount of wealth to “collateralize” the capital she needs to borrow to take advantage of the investment opportunities she has and additionally because the lender does not have the chance of observing what the borrowed does with the funds (that is information asymmetry arises because the lender can check the realized output of investment but he can not observe if he really invest in the project or secretly lend abroad). Finally, Following Prasad, E. S., Rajan and R. Subramanian, A (2007) we measure the relationship between external capital flows and domestic currency overvaluation. We run a panel GMM estimation for a set of 18 Latin American Countries during the period 1973-2008.

Aceleración de Algoritmos en Procesadores Multicore, GPGPU y FPGA. Algorithm Acceleration with Multicore, GPGPU and FPGA Processors.

El avance en la potencia de cómputo en nuestros días viene dado por la paralelización del procesamiento, dadas las características que disponen las nuevas arquitecturas de hardware. Utilizar convenientemente este hardware impacta en la aceleración de los algoritmos en ejecución (programas). Sin embargo, convertir de forma adecuada el algoritmo en su forma paralela es complejo, y a su vez, esta forma, es específica para cada tipo de hardware paralelo. En la actualidad los procesadores de uso general más comunes son los multicore, procesadores paralelos, también denominados Symmetric Multi-Processors (SMP). Hoy en día es difícil hallar un procesador para computadoras de escritorio que no tengan algún tipo de paralelismo del caracterizado por los SMP, siendo la tendencia de desarrollo, que cada día nos encontremos con procesadores con mayor numero de cores disponibles. Por otro lado, los dispositivos de procesamiento de video (Graphics Processor Units - GPU), a su vez, han ido desarrollando su potencia de cómputo por medio de disponer de múltiples unidades de procesamiento dentro de su composición electrónica, a tal punto que en la actualidad no es difícil encontrar placas de GPU con capacidad de 200 a 400 hilos de procesamiento paralelo. Estos procesadores son muy veloces y específicos para la tarea que fueron desarrollados, principalmente el procesamiento de video. Sin embargo, como este tipo de procesadores tiene muchos puntos en común con el procesamiento científico, estos dispositivos han ido reorientándose con el nombre de General Processing Graphics Processor Unit (GPGPU). A diferencia de los procesadores SMP señalados anteriormente, las GPGPU no son de propósito general y tienen sus complicaciones para uso general debido al límite en la cantidad de memoria que cada placa puede disponer y al tipo de procesamiento paralelo que debe realizar para poder ser productiva su utilización. Los dispositivos de lógica programable, FPGA, son dispositivos capaces de realizar grandes cantidades de operaciones en paralelo, por lo que pueden ser usados para la implementación de algoritmos específicos, aprovechando el paralelismo que estas ofrecen. Su inconveniente viene derivado de la complejidad para la programación y el testing del algoritmo instanciado en el dispositivo. Ante esta diversidad de procesadores paralelos, el objetivo de nuestro trabajo está enfocado en analizar las características especificas que cada uno de estos tienen, y su impacto en la estructura de los algoritmos para que su utilización pueda obtener rendimientos de procesamiento acordes al número de recursos utilizados y combinarlos de forma tal que su complementación sea benéfica. Específicamente, partiendo desde las características del hardware, determinar las propiedades que el algoritmo paralelo debe tener para poder ser acelerado. Las características de los algoritmos paralelos determinará a su vez cuál de estos nuevos tipos de hardware son los mas adecuados para su instanciación. En particular serán tenidos en cuenta el nivel de dependencia de datos, la necesidad de realizar sincronizaciones durante el procesamiento paralelo, el tamaño de datos a procesar y la complejidad de la programación paralela en cada tipo de hardware. Today´s advances in high-performance computing are driven by parallel processing capabilities of available hardware architectures. These architectures enable the acceleration of algorithms when thes ealgorithms are properly parallelized and exploit the specific processing power of the underneath architecture. Most current processors are targeted for general pruposes and integrate several processor cores on a single chip, resulting in what is known as a Symmetric Multiprocessing (SMP) unit. Nowadays even desktop computers make use of multicore processors. Meanwhile, the industry trend is to increase the number of integrated rocessor cores as technology matures. On the other hand, Graphics Processor Units (GPU), originally designed to handle only video processing, have emerged as interesting alternatives to implement algorithm acceleration. Current available GPUs are able to implement from 200 to 400 threads for parallel processing. Scientific computing can be implemented in these hardware thanks to the programability of new GPUs that have been denoted as General Processing Graphics Processor Units (GPGPU).However, GPGPU offer little memory with respect to that available for general-prupose processors; thus, the implementation of algorithms need to be addressed carefully. Finally, Field Programmable Gate Arrays (FPGA) are programmable devices which can implement hardware logic with low latency, high parallelism and deep pipelines. Thes devices can be used to implement specific algorithms that need to run at very high speeds. However, their programmability is harder that software approaches and debugging is typically time-consuming. In this context where several alternatives for speeding up algorithms are available, our work aims at determining the main features of thes architectures and developing the required know-how to accelerate algorithm execution on them. We look at identifying those algorithms that may fit better on a given architecture as well as compleme