Sistemas inteligentes para apoyo a los procesos productivos. PAV 2004-0003-00076

La introducción masiva de las nuevas tecnologías de la información y las comunicaciones, conocidas por las siglas TICs, está influenciando fuertemente la estructura y la dinámica de los procesos económicos y sociales, redefiniendo aceleradamente las formas de producir, vender y competir en prácticamente todos los sectores productivos de bienes y servicios. Los segmentos de mayor crecimiento en la tecnología actual están relacionados a las TICs. Sin embargo, ello no se ve reflejado en la estructura de investigación y desarrollo en nuestro país, que no cuenta con grupos de trabajo fuertes y consolidados en el área de las TICs. Las Universidades que desarrollan este proyecto consideran que puede obtenerse un impulso importante en la solución de esta carencia mediante un proyecto en red que potencia el desarrollo de las componentes de comunicación e informática. El proyecto se en marca en el campo de los sistemas inteligentes e involucra acciones propias y transversales de las instituciones participantes. Su misión principal es desarrollar conocimiento, tecnología y formar recursos humanos en red en el área de las TICs. Los objetivos generales están orientados a: Desarrollar conocimientos y tecnología de punta en las áreas de comunicaciones de datos e inalámbrica de banda ancha, inteligencia computacional, microelectrónica, tecnología de la información, hardware reconfigurable, procesamiento paralelo/distribuido, y sus aplicaciones a procesos de producción.

Diseño de celdas analógicas embebidas en sistemas en un chip (SOC)

La metodología actual de diseño de celdas analógicas embebidas se basa en una tecnología CMOS fija, no teniendo dichos módulos características de reutilización y de migración hacia otras tecnologías. Para avanzar a un mayor nivel de productividad en el diseño se necesita un cambio de paradigma. Este cambio en la metodología necesita reducir tiempo y esfuerzo en el desarrollo, incrementar la predictibilidad y reducir el riesgo involucrado en el diseño y la fabricación de complejos sistemas en un chip (SOC). Las celdas digitales embebidas se han aplicado al diseño VLSI digital debido a que la síntesis a través de lenguajes de descripción de hardware (HDL) permite mapear complejos algoritmos en una descripción sintáctica digital, la cual puede luego ser automáticamente colocada e interconectada (place&route). Sin embargo, dada la falta de automatización del diseño electrónico en el dominio analógico, como así también por factores como el ruido, el corrimiento y falta de apareamiento, el uso de los circuitos analógicos ha sido muy bajo en la medida de lo posible, por lo que las celdas analógicas embebidas son ahora un cuello de botella en el diseño de SOC. Por lo expuesto, en el proyecto que se propone se planea diseñar celdas analógicas embebidas con características de: bajo consumo, reutilización, bajo costo y alta performance para satisfacer el notable crecimiento del mercado de los sistemas portables alimentados por batería y el de sistemas de identificación remotamente energizados (RFID). Conjuntamente con el Área de Comunicaciones, se propone un generador de tensión de alimentación a partir de una señal de RF.

Sistemas inteligentes para apoyo a los procesos productivos

Desarrollar en el marco de los proyectos PAV (Programa de Área de Vacancia – PAV 2003-00076-0000 de la SECyT) y PROSUL (Programa Sul-Americano de apoyo ás Atividades de Cooperacao em Ciencia e tecnolofia Edital CNPq Nº 015/2004) las diferentes partes del bloque de control para dispositivos básicos o elementales en forma de una solución de hardware y software integrados. A partir de allí, junto a los módulos desarrollados en el proyecto previo, se implementará una red de censores inteligentes a la cual se le podrá agregar lo específico de aplicación en diversos ámbitos tales como automatización de viviendas, edificios inteligentes, máquinas expendedoras automáticas, electrodomésticos, sistemas automáticos de riego, instrumental de monitoreo clínico centralizado, electromedicina, etc.

Plataforma Básica para dispositivos inteligentes

Se trata de un proyecto de diseño de una plataforma básica para dispositivos básicos o elementales en forma de una solución de hardware y software integrados. A partir de allí se dispondrá de diversos módulos para múltiples diseños a los que se les podrá agregar lo específico de cada aplicación en diversos ámbitos tales como automatización de viviendas, edificios inteligentes, máquinas expendedoras automáticas, electrodomésticos, sistemas automáticos de riego, instrumental de monitoreo clínico centralizado, electromedicina, etc.

Plataforma básica para una red de sensores inteligentes

Desarrollar en el marco de los proyectos PAV (Programade Área de Vacancia – PAV 2003-00076-0000 de la SECyT) y PROSUL (ProgramaSul-Americano de apoio ás Atividades de Cooperacao em Ciencia e tecnolofia Edital CNPq Nº 015/2004) las diferentes partes de un bloque de control paradispositivos básicos o elementales en forma de una solución de hardware ysoftware integrados. A partir de allí, junto a los módulos desarrollados en elproyecto previo, se implementará una red de censores inteligentes a la cual sele podrá agregar lo específico de aplicaciones en diversos ámbitos tales comoautomatización de viviendas, edificios inteligentes, máquinas expendedorasautomáticas, electrodomésticos, sistemas automáticos de riego, instrumental demonitoreo clínico centralizado, electromedicina, etc.

Métodos para el análisis de programas probabilistas y no-deterministas utilizando probadores de teoremas. Methods for the analysis of probabilistic and nondeterministic programs using theorem provers.

La verificación y el análisis de programas con características probabilistas es una tarea necesaria del quehacer científico y tecnológico actual. El éxito y su posterior masificación de las implementaciones de protocolos de comunicación a nivel hardware y soluciones probabilistas a problemas distribuidos hacen más que interesante el uso de agentes estocásticos como elementos de programación. En muchos de estos casos el uso de agentes aleatorios produce soluciones mejores y más eficientes; en otros proveen soluciones donde es imposible encontrarlas por métodos tradicionales. Estos algoritmos se encuentran generalmente embebidos en múltiples mecanismos de hardware, por lo que un error en los mismos puede llegar a producir una multiplicación no deseada de sus efectos nocivos.Actualmente el mayor esfuerzo en el análisis de programas probabilísticos se lleva a cabo en el estudio y desarrollo de herramientas denominadas chequeadores de modelos probabilísticos. Las mismas, dado un modelo finito del sistema estocástico, obtienen de forma automática varias medidas de performance del mismo. Aunque esto puede ser bastante útil a la hora de verificar programas, para sistemas de uso general se hace necesario poder chequear especificaciones más completas que hacen a la corrección del algoritmo. Incluso sería interesante poder obtener automáticamente las propiedades del sistema, en forma de invariantes y contraejemplos.En este proyecto se pretende abordar el problema de análisis estático de programas probabilísticos mediante el uso de herramientas deductivas como probadores de teoremas y SMT solvers. Las mismas han mostrado su madurez y eficacia en atacar problemas de la programación tradicional. Con el fin de no perder automaticidad en los métodos, trabajaremos dentro del marco de "Interpretación Abstracta" el cual nos brinda un delineamiento para nuestro desarrollo teórico. Al mismo tiempo pondremos en práctica estos fundamentos mediante implementaciones concretas que utilicen aquellas herramientas.

Errores en sistemas de procesamiento de datos debido a eventos transitorios en interfaces analógicas: aportes a la mitigación de los mismos. Errors in data processing systems due to single transient events affecting analog interfaces: contributions to their mitigation.

Los eventos transitorios únicos analógicos (ASET, Analog Single Event Transient) se producen debido a la interacción de un ión pesado o un protón de alta energía con un dispositivo sensible de un circuito analógico. La interacción del ión con un transistor bipolar o de efecto de campo MOS induce pares electrón-hueco que provocan picos que pueden propagarse a la salida del componente analógico provocando transitorios que pueden inducir fallas en el nivel sistema. Los problemas más graves debido a este tipo de fenómeno se dan en el medioambiente espacial, muy rico en iones pesados. Casos típicos los constituyen las computadoras de a bordo de satélites y otros artefactos espaciales. Sin embargo, y debido a la continua contracción de dimensiones de los transistores (que trae aparejado un aumento de sensibilidad), este fenómeno ha comenzado a observarse a nivel del mar, provocado fundamentalmente por el impacto de neutrones atmosféricos. Estos efectos pueden provocar severos problemas a los sistemas informáticos con interfaces analógicas desde las que obtienen datos para el procesamiento y se han convertido en uno de los problemas más graves a los que tienen que hacer frente los diseñadores de sistemas de alta escala de integración. Casos típicos son los Sistemas en Chip que incluyen módulos de procesamiento de altas prestaciones como las interfaces analógicas.El proyecto persigue como objetivo general estudiar la susceptibilidad de sistemas informáticos a ASETs en sus secciones analógicas, proponiendo estrategias para la mitigación de los errores.Como objetivos específicos se pretende: -Proponer nuevos modelos de ASETs basados en simulaciones en el nivel dispositivo y resueltas por el método de elementos finitos.-Utilizar los modelos para identificar las secciones más propensas a producir errores y consecuentemente para ser candidatos a la aplicación de técnicas de endurecimiento a radiaciones.-Utilizar estos modelos para estudiar la naturaleza de los errores producidos en sistemas de procesamiento de datos.-Proponer soluciones novedosas para la mitigación de estos efectos en los mismos circuitos analógicos evitando su propagación a las secciones digitales.-Proponer soluciones para la mitigación de los efectos en el nivel sistema.Para llevar a cabo el proyecto se plantea un procedimiento ascendente para las investigaciones a realizar, comenzando por descripciones en el nivel físico para posteriormente aumentar el nivel de abstracción en el que se encuentra modelado el circuito. Se propone el modelado físico de los dispositivos MOS y su resolución mediante el Método de Elementos Finitos. La inyección de cargas en las zonas sensibles de los modelos permitirá determinar los perfiles de los pulsos de corriente que deben inyectarse en el nivel circuito para emular estos efectos. Estos procedimientos se realizarán para los distintos bloques constructivos de las interfaces analógicas, proponiendo estrategias de mitigación de errores en diferentes niveles.Los resultados esperados del presente proyecto incluyen hardware para detección de errores y tolerancia a este tipo de eventos que permitan aumentar la confiabilidad de sistemas de tratamiento de la información, así como también nuevos datos referentes a efectos de la radiación en semiconductores, nuevos modelos de fallas transitorias que permitan una simulación de estos eventos en el nivel circuito y la determinación de zonas sensibles de interfaces analógicas típicas que deben ser endurecidas para radiación.

Optimización de Arquitecturas de Procesamiento Digital de Señales en Lógica Programable para Aplicaciones en Vuelos No Tripulados

En dispositivos electrónicos de última generación destinados a funciones de comunicación o control automático, los algoritmos de procesamiento digital de señales trasladados al hardware han ocupado un lugar fundamental. Es decir el estado de arte en el área de las comunicaciones y control puede resumirse en algoritmos basados en procesamiento digital de señales. Las implementaciones digitales de estos algoritmos han sido estudiadas en áreas de la informática desde hace tiempo. Sin embargo, aunque el incremento en la complejidad de los algoritmos modernos permite alcanzar desempeños atractivos en aplicaciones específicas, a su vez impone restricciones en la velocidad de operación que han motivado el diseño directamente en hardware de arquitecturas para alto rendimiento. En este contexto, los circuitos electrónicos basados en lógica programable, principalmente los basados en FPGA (Field-Programmable Gate Array), permiten obtener medidas de desempeño altamente confiables que proporcionan el acercamiento necesario hacia el diseño electrónico de circuitos para aplicaciones específicas “ASIC-VLSI” (Application Specific Integrated Circuit - Very Large Scale Integration). En este proyecto se analiza el diseño y la implementación de aquitecturas electrónicas para el procesamiento digital de señales, con el objeto de obtener medidas reales sobre el comportamiento del canal inalámbrico y su influencia sobre la estimación y el control de trayectoria en vehículos aéreos no tripulados (UAV, Unmanned Aerial Vehicle). Para esto se propone analizar un dispositivo híbrido basado en microcontroladores y circuitos FPGA y sobre este mismo dispositivo implementar mediante algoritmo un control de trayectoria que permita mantener un punto fijo en el centro del cuadro de una cámara de video a bordo de un UAV, que sea eficiente en términos de velocidad de operación, dimensiones y consumo de energía.

Aceleración de Algoritmos en Procesadores Multicore, GPGPU y FPGA. Algorithm Acceleration with Multicore, GPGPU and FPGA Processors.

El avance en la potencia de cómputo en nuestros días viene dado por la paralelización del procesamiento, dadas las características que disponen las nuevas arquitecturas de hardware. Utilizar convenientemente este hardware impacta en la aceleración de los algoritmos en ejecución (programas). Sin embargo, convertir de forma adecuada el algoritmo en su forma paralela es complejo, y a su vez, esta forma, es específica para cada tipo de hardware paralelo. En la actualidad los procesadores de uso general más comunes son los multicore, procesadores paralelos, también denominados Symmetric Multi-Processors (SMP). Hoy en día es difícil hallar un procesador para computadoras de escritorio que no tengan algún tipo de paralelismo del caracterizado por los SMP, siendo la tendencia de desarrollo, que cada día nos encontremos con procesadores con mayor numero de cores disponibles. Por otro lado, los dispositivos de procesamiento de video (Graphics Processor Units - GPU), a su vez, han ido desarrollando su potencia de cómputo por medio de disponer de múltiples unidades de procesamiento dentro de su composición electrónica, a tal punto que en la actualidad no es difícil encontrar placas de GPU con capacidad de 200 a 400 hilos de procesamiento paralelo. Estos procesadores son muy veloces y específicos para la tarea que fueron desarrollados, principalmente el procesamiento de video. Sin embargo, como este tipo de procesadores tiene muchos puntos en común con el procesamiento científico, estos dispositivos han ido reorientándose con el nombre de General Processing Graphics Processor Unit (GPGPU). A diferencia de los procesadores SMP señalados anteriormente, las GPGPU no son de propósito general y tienen sus complicaciones para uso general debido al límite en la cantidad de memoria que cada placa puede disponer y al tipo de procesamiento paralelo que debe realizar para poder ser productiva su utilización. Los dispositivos de lógica programable, FPGA, son dispositivos capaces de realizar grandes cantidades de operaciones en paralelo, por lo que pueden ser usados para la implementación de algoritmos específicos, aprovechando el paralelismo que estas ofrecen. Su inconveniente viene derivado de la complejidad para la programación y el testing del algoritmo instanciado en el dispositivo. Ante esta diversidad de procesadores paralelos, el objetivo de nuestro trabajo está enfocado en analizar las características especificas que cada uno de estos tienen, y su impacto en la estructura de los algoritmos para que su utilización pueda obtener rendimientos de procesamiento acordes al número de recursos utilizados y combinarlos de forma tal que su complementación sea benéfica. Específicamente, partiendo desde las características del hardware, determinar las propiedades que el algoritmo paralelo debe tener para poder ser acelerado. Las características de los algoritmos paralelos determinará a su vez cuál de estos nuevos tipos de hardware son los mas adecuados para su instanciación. En particular serán tenidos en cuenta el nivel de dependencia de datos, la necesidad de realizar sincronizaciones durante el procesamiento paralelo, el tamaño de datos a procesar y la complejidad de la programación paralela en cada tipo de hardware. Today´s advances in high-performance computing are driven by parallel processing capabilities of available hardware architectures. These architectures enable the acceleration of algorithms when thes ealgorithms are properly parallelized and exploit the specific processing power of the underneath architecture. Most current processors are targeted for general pruposes and integrate several processor cores on a single chip, resulting in what is known as a Symmetric Multiprocessing (SMP) unit. Nowadays even desktop computers make use of multicore processors. Meanwhile, the industry trend is to increase the number of integrated rocessor cores as technology matures. On the other hand, Graphics Processor Units (GPU), originally designed to handle only video processing, have emerged as interesting alternatives to implement algorithm acceleration. Current available GPUs are able to implement from 200 to 400 threads for parallel processing. Scientific computing can be implemented in these hardware thanks to the programability of new GPUs that have been denoted as General Processing Graphics Processor Units (GPGPU).However, GPGPU offer little memory with respect to that available for general-prupose processors; thus, the implementation of algorithms need to be addressed carefully. Finally, Field Programmable Gate Arrays (FPGA) are programmable devices which can implement hardware logic with low latency, high parallelism and deep pipelines. Thes devices can be used to implement specific algorithms that need to run at very high speeds. However, their programmability is harder that software approaches and debugging is typically time-consuming. In this context where several alternatives for speeding up algorithms are available, our work aims at determining the main features of thes architectures and developing the required know-how to accelerate algorithm execution on them. We look at identifying those algorithms that may fit better on a given architecture as well as compleme

Diseño e implementación de una plataforma de red de sensores inalámbricos.

En el presente proyecto se propone el diseño e implementación de una plataforma de sensado inalámbrico. Para ello, es necesario el desarrollo de un nodo de Red de Sensores Inalámbricos (WSN, Wireless Sensor Network) y su implementación (hardware y software) mediante el uso de dispositivos programables que integren recursos analógicos, digitales y de señal mixta reconfigurables. Además se propone el modelado de una interfaz de sensado para permitir la fácil adaptación de la red a diferentes aplicaciones. El concepto de abstracción de hardware es utilizado para permitir una rápida portabilidad de la misma a distintas plataformas de sistemas embebidos. Para llevar a cabo esta tarea, se debe realizar previamente una caracterización de los sensores más comúnmente utilizados en aplicaciones WSN.

Fallas por radiación en ci y sistemas tolerantes a fallas en tecnologías nanométricas.

En este proyecto se propone: 1- Formular y analizar los problemas actuales en las técnicas de inyección de fallas para estimar SER (Single Event Response) en los circuitos integrados, aplicandolas luego para evaluar la tolerancia a fallos de diferentes circuitos integrados analógicos/digitales. El objetivo general que se persigue es proporcionar una solución que permita realizar, de forma rápida, eficaz y a bajo costo, la inyección de fallos en los circuitos analógicos y digitales. 2- Estudiar una aproximación no intrusita de detección de fallos en CI, combinando técnicas de hardware y software para detectar errores transitorios en circuitos analógicos y digitales. Este tipo de fallos transitorios tienen una influencia importante en sistemas de microprocesadores, que afectan al flujo de datos y a la etapa de control. Con el fin de proteger el sistema, un módulo de hardware orientado a la aplicación se generará automáticamente, reconfigurándose en el sistema durante el tiempo de ejecución. Cuando se combina esto con técnicas de tolerancia a fallas basadas en programación (Software), esta solución ofrece una protección total del sistema contra fallos transitorios. La campaña de inyección de fallas se planea realizar en un microprocesador MIPS, ejecutando algún programa de evaluación, con ayuda de una plataforma genérica y versátil desarrollada en TIMA (Francia). 3- Comparar los resultados obtenidos del estudio de las técnicas de inyección con los resultados experimentales, a partir de ensayos de radiación (aceleradores de partículas, micro rayos, etc.) al exponer a los circuitos a posibles fuentes de fallas.