Dise��o de sistemas de comunicaciones de alta velocidad. Design of high-speed communication systems.

El crecimiento exponencial del tr��fico de datos es uno de los mayores desaf��os que enfrentan actualmente los sistemas de comunicaciones, debiendo los mismos ser capaces de soportar velocidades de procesamiento de datos cada vez mas altas. En particular, el consumo de potencia se ha transformado en uno de los par��metros de dise��o m��s cr��ticos, generando la necesidad de investigar el uso de nuevas arquitecturas y algoritmos para el procesamiento digital de la informaci��n. Por otro lado, el an��lisis y evaluaci��n de nuevas t��cnicas de procesamiento presenta dificultades dadas las altas velocidades a las que deben operar, resultando frecuentemente ineficiente el uso de la simulaci��n basada en software como m��todo. En este contexto, el uso de electr��nica programable ofrece una oportunidad a bajo costo donde no solo se evaluan nuevas t��cnicas de dise��o de alta velocidad sino tambi��n se valida su implementaci��n en desarrollos tecnol��gicos. El presente proyecto tiene como objetivo principal el estudio y desarrollo de nuevas arquitecturas y algoritmos en electr��nica programable para el procesamiento de datos a alta velocidad. El m��todo a utilizar ser�� la programaci��n en dispositivos FPGA (Field-Programmable Gate Array) que ofrecen una buena relaci��n costo-beneficio y gran flexibilidad para integrarse con otros dispositivos de comunicaciones. Para la etapas de dise��o, simulaci��n y programaci��n se utilizaran herramientas CAD (Computer-Aided Design) orientadas a sistemas electr��nicos digitales. El proyecto beneficiara a estudiantes de grado y postgrado de carreras afines a la inform��tica y las telecomunicaciones, contribuyendo al desarrollo de proyectos finales y tesis doctorales. Los resultados del proyecto ser��n publicados en conferencias y/o revistas nacionales e internacionales y divulgados a trav��s de charlas de difusi��n y/o encuentros. El proyecto se enmarca dentro de un ��rea de gran importancia para la Provincia de C��rdoba, como lo es la inform��tica y las telecomunicaciones, y promete generar conocimiento de gran valor agregado que pueda ser transferido a empresas tecnol��gicas de la Provincia de C��rdoba a trav��s de consultorias o desarrollos de productos.

Optimizaci��n de Arquitecturas de Procesamiento Digital de Se��ales en L��gica Programable para Aplicaciones en Vuelos No Tripulados

En dispositivos electr��nicos de ��ltima generaci��n destinados a funciones de comunicaci��n o control autom��tico, los algoritmos de procesamiento digital de se��ales trasladados al hardware han ocupado un lugar fundamental. Es decir el estado de arte en el ��rea de las comunicaciones y control puede resumirse en algoritmos basados en procesamiento digital de se��ales. Las implementaciones digitales de estos algoritmos han sido estudiadas en ��reas de la inform��tica desde hace tiempo. Sin embargo, aunque el incremento en la complejidad de los algoritmos modernos permite alcanzar desempe��os atractivos en aplicaciones espec��ficas, a su vez impone restricciones en la velocidad de operaci��n que han motivado el dise��o directamente en hardware de arquitecturas para alto rendimiento. En este contexto, los circuitos electr��nicos basados en l��gica programable, principalmente los basados en FPGA (Field-Programmable Gate Array), permiten obtener medidas de desempe��o altamente confiables que proporcionan el acercamiento necesario hacia el dise��o electr��nico de circuitos para aplicaciones espec��ficas ���ASIC-VLSI��� (Application Specific Integrated Circuit - Very Large Scale Integration). En este proyecto se analiza el dise��o y la implementaci��n de aquitecturas electr��nicas para el procesamiento digital de se��ales, con el objeto de obtener medidas reales sobre el comportamiento del canal inal��mbrico y su influencia sobre la estimaci��n y el control de trayectoria en veh��culos a��reos no tripulados (UAV, Unmanned Aerial Vehicle). Para esto se propone analizar un dispositivo h��brido basado en microcontroladores y circuitos FPGA y sobre este mismo dispositivo implementar mediante algoritmo un control de trayectoria que permita mantener un punto fijo en el centro del cuadro de una c��mara de video a bordo de un UAV, que sea eficiente en t��rminos de velocidad de operaci��n, dimensiones y consumo de energ��a.

Aceleraci��n de Algoritmos en Procesadores Multicore, GPGPU y FPGA. Algorithm Acceleration with Multicore, GPGPU and FPGA Processors.

El avance en la potencia de c��mputo en nuestros d��as viene dado por la paralelizaci��n del procesamiento, dadas las caracter��sticas que disponen las nuevas arquitecturas de hardware. Utilizar convenientemente este hardware impacta en la aceleraci��n de los algoritmos en ejecuci��n (programas). Sin embargo, convertir de forma adecuada el algoritmo en su forma paralela es complejo, y a su vez, esta forma, es espec��fica para cada tipo de hardware paralelo. En la actualidad los procesadores de uso general m��s comunes son los multicore, procesadores paralelos, tambi��n denominados Symmetric Multi-Processors (SMP). Hoy en d��a es dif��cil hallar un procesador para computadoras de escritorio que no tengan alg��n tipo de paralelismo del caracterizado por los SMP, siendo la tendencia de desarrollo, que cada d��a nos encontremos con procesadores con mayor numero de cores disponibles. Por otro lado, los dispositivos de procesamiento de video (Graphics Processor Units - GPU), a su vez, han ido desarrollando su potencia de c��mputo por medio de disponer de m��ltiples unidades de procesamiento dentro de su composici��n electr��nica, a tal punto que en la actualidad no es dif��cil encontrar placas de GPU con capacidad de 200 a 400 hilos de procesamiento paralelo. Estos procesadores son muy veloces y espec��ficos para la tarea que fueron desarrollados, principalmente el procesamiento de video. Sin embargo, como este tipo de procesadores tiene muchos puntos en com��n con el procesamiento cient��fico, estos dispositivos han ido reorient��ndose con el nombre de General Processing Graphics Processor Unit (GPGPU). A diferencia de los procesadores SMP se��alados anteriormente, las GPGPU no son de prop��sito general y tienen sus complicaciones para uso general debido al l��mite en la cantidad de memoria que cada placa puede disponer y al tipo de procesamiento paralelo que debe realizar para poder ser productiva su utilizaci��n. Los dispositivos de l��gica programable, FPGA, son dispositivos capaces de realizar grandes cantidades de operaciones en paralelo, por lo que pueden ser usados para la implementaci��n de algoritmos espec��ficos, aprovechando el paralelismo que estas ofrecen. Su inconveniente viene derivado de la complejidad para la programaci��n y el testing del algoritmo instanciado en el dispositivo. Ante esta diversidad de procesadores paralelos, el objetivo de nuestro trabajo est�� enfocado en analizar las caracter��sticas especificas que cada uno de estos tienen, y su impacto en la estructura de los algoritmos para que su utilizaci��n pueda obtener rendimientos de procesamiento acordes al n��mero de recursos utilizados y combinarlos de forma tal que su complementaci��n sea ben��fica. Espec��ficamente, partiendo desde las caracter��sticas del hardware, determinar las propiedades que el algoritmo paralelo debe tener para poder ser acelerado. Las caracter��sticas de los algoritmos paralelos determinar�� a su vez cu��l de estos nuevos tipos de hardware son los mas adecuados para su instanciaci��n. En particular ser��n tenidos en cuenta el nivel de dependencia de datos, la necesidad de realizar sincronizaciones durante el procesamiento paralelo, el tama��o de datos a procesar y la complejidad de la programaci��n paralela en cada tipo de hardware. Today��s advances in high-performance computing are driven by parallel processing capabilities of available hardware architectures. These architectures enable the acceleration of algorithms when thes ealgorithms are properly parallelized and exploit the specific processing power of the underneath architecture. Most current processors are targeted for general pruposes and integrate several processor cores on a single chip, resulting in what is known as a Symmetric Multiprocessing (SMP) unit. Nowadays even desktop computers make use of multicore processors. Meanwhile, the industry trend is to increase the number of integrated rocessor cores as technology matures. On the other hand, Graphics Processor Units (GPU), originally designed to handle only video processing, have emerged as interesting alternatives to implement algorithm acceleration. Current available GPUs are able to implement from 200 to 400 threads for parallel processing. Scientific computing can be implemented in these hardware thanks to the programability of new GPUs that have been denoted as General Processing Graphics Processor Units (GPGPU).However, GPGPU offer little memory with respect to that available for general-prupose processors; thus, the implementation of algorithms need to be addressed carefully. Finally, Field Programmable Gate Arrays (FPGA) are programmable devices which can implement hardware logic with low latency, high parallelism and deep pipelines. Thes devices can be used to implement specific algorithms that need to run at very high speeds. However, their programmability is harder that software approaches and debugging is typically time-consuming. In this context where several alternatives for speeding up algorithms are available, our work aims at determining the main features of thes architectures and developing the required know-how to accelerate algorithm execution on them. We look at identifying those algorithms that may fit better on a given architecture as well as compleme