Ciudadanía y bien común en el marco de una ética pública. Citizenship and common good in the frame of a public ethics.

La investigación pretende hacer aportes para la reformulación ético-discursiva de las ideas de ciudadanía y bien común, que sea capaz de articular la libertad y la equidad con la corresponsabilidad solidaria en contextos post-neoliberales de globalización, interculturalidad y exclusión. En este sentido, una reconfiguración de la sociedad y de la ciudadanía implicará mostrar en qué sentido y de qué modo el espacio público tiene que estar abierto no sólo a la competencia y a los consumidores, sino a ciudadanos ilustrados, autónomos y críticos. La investigación parte del supuesto que, desde los presupuestos teóricos, conceptuales y metodológicos de la teoría del discurso y de la teoría de la democracia deliberativa es posible reformular un concepto de bien común apto para articular la integración social en contextos de interacción pluralista y conflictiva, como son las democracias actuales. Puede parecer extraño, y no sin razón, que el concepto de bien común pueda ser rehabilitado en el contexto de sociedades pluralistas y democráticas, e incorporada convincentemente en la estructura de una nueva ética cívica. La extrañeza puede ser aún mayor si se piensa que, en la actualidad, la formulación de una nueva ética cívica se ve enfrentada tanto a desafíos internos, estrictamente ético-filosóficos, como externos, provenientes de problemas y conflictos histórico-contextuales y culturales (Michelini, 1998, 2000). Finalmente, es posible que la supuesta extrañeza esté relacionada también con el hecho de que el concepto de bien común sea empleado no sólo de modo ambiguo, sino que, además, haya sido utilizado en prácticas muy diversas: desde la búsqueda filosófica de la ciudad perfecta y del Estado ideal -en la que Platón manifiesta que "las cosas de los amigos deben ser comunes" (Platón, 1974a, V, 424a, 449c; 1974b, 739a-e)-, hasta las múltiples instrumentalizaciones históricas en las que el concepto de bien común se utilizó para articular la religión con el patriotismo o la razón de Estado. En la historia más o menos reciente de muchos países latinoamericanos encontramos, en este respecto, ejemplos trágicos: en nombre de la razón de Estado y del bien común, no pocas veces se ha pretendido mantener el orden establecido o defender una determinada ideología, incluso vulnerando la legitimidad del Estado de Derecho y lesionando normas éticas fundamentales. El objetivo general de la investigación es fundamentar un sustento teórico coherente para una reelaboración de los conceptos de ciudadanía y bien común en vista de una ética pública de la corresponsabilidad solidaria en sociedades democráticas y en contextos de globalización, interculturalidad y exclusión, e indagar acerca de su aplicabilidad a los campos de la práctica política y educativa. Los resultados del proyecto tendrán un impacto no sólo teórico, sino también práctico en el ámbito de las ciencias humanas, particularmente en el ámbito de la filosofía práctica, la ética pública, la política y el sistema educativo. Además, se propone elaborar lineamientos de acción para las instituciones sociales, educativas y políticas locales, regionales y nacionales, ayudar a esclarecer aspectos centrales de una convivencia democrática y pluralista, y contribuir al esclarecimiento de los deberes, de los derechos y de la corresponsabilidad solidaria.

Aceleración de Algoritmos en Procesadores Multicore, GPGPU y FPGA. Algorithm Acceleration with Multicore, GPGPU and FPGA Processors.

El avance en la potencia de cómputo en nuestros días viene dado por la paralelización del procesamiento, dadas las características que disponen las nuevas arquitecturas de hardware. Utilizar convenientemente este hardware impacta en la aceleración de los algoritmos en ejecución (programas). Sin embargo, convertir de forma adecuada el algoritmo en su forma paralela es complejo, y a su vez, esta forma, es específica para cada tipo de hardware paralelo. En la actualidad los procesadores de uso general más comunes son los multicore, procesadores paralelos, también denominados Symmetric Multi-Processors (SMP). Hoy en día es difícil hallar un procesador para computadoras de escritorio que no tengan algún tipo de paralelismo del caracterizado por los SMP, siendo la tendencia de desarrollo, que cada día nos encontremos con procesadores con mayor numero de cores disponibles. Por otro lado, los dispositivos de procesamiento de video (Graphics Processor Units - GPU), a su vez, han ido desarrollando su potencia de cómputo por medio de disponer de múltiples unidades de procesamiento dentro de su composición electrónica, a tal punto que en la actualidad no es difícil encontrar placas de GPU con capacidad de 200 a 400 hilos de procesamiento paralelo. Estos procesadores son muy veloces y específicos para la tarea que fueron desarrollados, principalmente el procesamiento de video. Sin embargo, como este tipo de procesadores tiene muchos puntos en común con el procesamiento científico, estos dispositivos han ido reorientándose con el nombre de General Processing Graphics Processor Unit (GPGPU). A diferencia de los procesadores SMP señalados anteriormente, las GPGPU no son de propósito general y tienen sus complicaciones para uso general debido al límite en la cantidad de memoria que cada placa puede disponer y al tipo de procesamiento paralelo que debe realizar para poder ser productiva su utilización. Los dispositivos de lógica programable, FPGA, son dispositivos capaces de realizar grandes cantidades de operaciones en paralelo, por lo que pueden ser usados para la implementación de algoritmos específicos, aprovechando el paralelismo que estas ofrecen. Su inconveniente viene derivado de la complejidad para la programación y el testing del algoritmo instanciado en el dispositivo. Ante esta diversidad de procesadores paralelos, el objetivo de nuestro trabajo está enfocado en analizar las características especificas que cada uno de estos tienen, y su impacto en la estructura de los algoritmos para que su utilización pueda obtener rendimientos de procesamiento acordes al número de recursos utilizados y combinarlos de forma tal que su complementación sea benéfica. Específicamente, partiendo desde las características del hardware, determinar las propiedades que el algoritmo paralelo debe tener para poder ser acelerado. Las características de los algoritmos paralelos determinará a su vez cuál de estos nuevos tipos de hardware son los mas adecuados para su instanciación. En particular serán tenidos en cuenta el nivel de dependencia de datos, la necesidad de realizar sincronizaciones durante el procesamiento paralelo, el tamaño de datos a procesar y la complejidad de la programación paralela en cada tipo de hardware. Today´s advances in high-performance computing are driven by parallel processing capabilities of available hardware architectures. These architectures enable the acceleration of algorithms when thes ealgorithms are properly parallelized and exploit the specific processing power of the underneath architecture. Most current processors are targeted for general pruposes and integrate several processor cores on a single chip, resulting in what is known as a Symmetric Multiprocessing (SMP) unit. Nowadays even desktop computers make use of multicore processors. Meanwhile, the industry trend is to increase the number of integrated rocessor cores as technology matures. On the other hand, Graphics Processor Units (GPU), originally designed to handle only video processing, have emerged as interesting alternatives to implement algorithm acceleration. Current available GPUs are able to implement from 200 to 400 threads for parallel processing. Scientific computing can be implemented in these hardware thanks to the programability of new GPUs that have been denoted as General Processing Graphics Processor Units (GPGPU).However, GPGPU offer little memory with respect to that available for general-prupose processors; thus, the implementation of algorithms need to be addressed carefully. Finally, Field Programmable Gate Arrays (FPGA) are programmable devices which can implement hardware logic with low latency, high parallelism and deep pipelines. Thes devices can be used to implement specific algorithms that need to run at very high speeds. However, their programmability is harder that software approaches and debugging is typically time-consuming. In this context where several alternatives for speeding up algorithms are available, our work aims at determining the main features of thes architectures and developing the required know-how to accelerate algorithm execution on them. We look at identifying those algorithms that may fit better on a given architecture as well as compleme