Diseño de celdas analógicas embebidas en sistemas en un chip (SOC)

La metodología actual de diseño de celdas analógicas embebidas se basa en una tecnología CMOS fija, no teniendo dichos módulos características de reutilización y de migración hacia otras tecnologías. Para avanzar a un mayor nivel de productividad en el diseño se necesita un cambio de paradigma. Este cambio en la metodología necesita reducir tiempo y esfuerzo en el desarrollo, incrementar la predictibilidad y reducir el riesgo involucrado en el diseño y la fabricación de complejos sistemas en un chip (SOC). Las celdas digitales embebidas se han aplicado al diseño VLSI digital debido a que la síntesis a través de lenguajes de descripción de hardware (HDL) permite mapear complejos algoritmos en una descripción sintáctica digital, la cual puede luego ser automáticamente colocada e interconectada (place&route). Sin embargo, dada la falta de automatización del diseño electrónico en el dominio analógico, como así también por factores como el ruido, el corrimiento y falta de apareamiento, el uso de los circuitos analógicos ha sido muy bajo en la medida de lo posible, por lo que las celdas analógicas embebidas son ahora un cuello de botella en el diseño de SOC. Por lo expuesto, en el proyecto que se propone se planea diseñar celdas analógicas embebidas con características de: bajo consumo, reutilización, bajo costo y alta performance para satisfacer el notable crecimiento del mercado de los sistemas portables alimentados por batería y el de sistemas de identificación remotamente energizados (RFID). Conjuntamente con el Área de Comunicaciones, se propone un generador de tensión de alimentación a partir de una señal de RF.

Proyecto integrado en el Area de Microelectrónica para el Diseño de circuitos integrados (Programa de Modernización Tecnológica III I-P - PAE 2006)

El objetivo general de este proyecto estratégico es incorporar una actividad de alto valor agregado como es el diseño de circuitos integrados dentro del segmento de alta tecnología de la cadena productiva nacional. Para ello resulta necesario cumplimentar los siguientes objetivos específicos:• Fortalecer los grupos de investigación y desarrollo que realizan tareas dentro de este área temática, tanto en infraestructura como en recursos humanos; • Fortalecer y desarrollar la Industria Electrónica mediante la incorporación de estas nuevas tecnologías en sus productos; • Representar y asistir a los grupos de diseño locales en la búsqueda de oportunidades para realizar “outsourcing” de diseño para compañías del exterior; • Establecer una primer masa crítica de diseñadores, que funcione como impulsora de la actividad en el medio; • Generar una red a nivel local, donde convivan empresas, universidades y profesionales. La mejora continua en las prestaciones de los productos y en los procesos productivos ha llevado a que la microelectrónica esté presente en los más diversos ámbitos de la actividad humana, con la perspectiva de ir incrementando constantemente su participación. Por eso mismo, un país que pretenda insertarse en el mundo de manera soberana no puede menospreciar la necesidad de incrementar la capacidad de su industria en el área. Los componentes de la Cadena de valor de la ME son los siguientes: • Diseño del circuito, con valor agregado de conocimientos y experiencia del diseñador; • Herramientas de Software de diseño (CAD) con verificación y simulación; • Prototipeo de circuitos y ensayo (testing); • Fabricación de chip en línea; •Encapsulado y testeo. Salvo el primer eslabón, los restantes requieren de una gran inversión en infraestructura, con una permanente actualización. Sin embargo, el Diseño de circuitos es perfectamente abordable en la Argentina, dado que solo requiere de conocimiento y experiencia, y se puede realizar sobre computadoras estándar.

Redes de datos inalámbricas y dispositivos de transmisión de datos por radio frecuencia

La etapa del proyecto para este año consiste en la aplicación concreta de los conocimientos adquiridos. La principal aplicación es la implementación del sistema en la Clínica Reina Fabiola, en el servicio médico que se definirá con las autoridades de la misma. Se continuará trabajando en el diseño de la antena y en la etapa de RF en el Chip Pasivo, que se está desarrollado en conjunto con el equipo de Microelectrónica y en la etapa del transmisor “Reader”. Además se continúa con la investigación en circuitos y dispositivos de Alta Frecuencia, para ser aplicados en sistemas de telecomunicaciones y generar conocimientos para ser transferidos a las distintas cátedras relacionadas con el proyecto. Se establecieron las pautas con la Facultad de Ciencias Agropecuarias para desarrollar una aplicación de trazabilidad de ganado utilizando chips pasivos.

Errores en sistemas de procesamiento de datos debido a eventos transitorios en interfaces analógicas: aportes a la mitigación de los mismos. Errors in data processing systems due to single transient events affecting analog interfaces: contributions to their mitigation.

Los eventos transitorios únicos analógicos (ASET, Analog Single Event Transient) se producen debido a la interacción de un ión pesado o un protón de alta energía con un dispositivo sensible de un circuito analógico. La interacción del ión con un transistor bipolar o de efecto de campo MOS induce pares electrón-hueco que provocan picos que pueden propagarse a la salida del componente analógico provocando transitorios que pueden inducir fallas en el nivel sistema. Los problemas más graves debido a este tipo de fenómeno se dan en el medioambiente espacial, muy rico en iones pesados. Casos típicos los constituyen las computadoras de a bordo de satélites y otros artefactos espaciales. Sin embargo, y debido a la continua contracción de dimensiones de los transistores (que trae aparejado un aumento de sensibilidad), este fenómeno ha comenzado a observarse a nivel del mar, provocado fundamentalmente por el impacto de neutrones atmosféricos. Estos efectos pueden provocar severos problemas a los sistemas informáticos con interfaces analógicas desde las que obtienen datos para el procesamiento y se han convertido en uno de los problemas más graves a los que tienen que hacer frente los diseñadores de sistemas de alta escala de integración. Casos típicos son los Sistemas en Chip que incluyen módulos de procesamiento de altas prestaciones como las interfaces analógicas.El proyecto persigue como objetivo general estudiar la susceptibilidad de sistemas informáticos a ASETs en sus secciones analógicas, proponiendo estrategias para la mitigación de los errores.Como objetivos específicos se pretende: -Proponer nuevos modelos de ASETs basados en simulaciones en el nivel dispositivo y resueltas por el método de elementos finitos.-Utilizar los modelos para identificar las secciones más propensas a producir errores y consecuentemente para ser candidatos a la aplicación de técnicas de endurecimiento a radiaciones.-Utilizar estos modelos para estudiar la naturaleza de los errores producidos en sistemas de procesamiento de datos.-Proponer soluciones novedosas para la mitigación de estos efectos en los mismos circuitos analógicos evitando su propagación a las secciones digitales.-Proponer soluciones para la mitigación de los efectos en el nivel sistema.Para llevar a cabo el proyecto se plantea un procedimiento ascendente para las investigaciones a realizar, comenzando por descripciones en el nivel físico para posteriormente aumentar el nivel de abstracción en el que se encuentra modelado el circuito. Se propone el modelado físico de los dispositivos MOS y su resolución mediante el Método de Elementos Finitos. La inyección de cargas en las zonas sensibles de los modelos permitirá determinar los perfiles de los pulsos de corriente que deben inyectarse en el nivel circuito para emular estos efectos. Estos procedimientos se realizarán para los distintos bloques constructivos de las interfaces analógicas, proponiendo estrategias de mitigación de errores en diferentes niveles.Los resultados esperados del presente proyecto incluyen hardware para detección de errores y tolerancia a este tipo de eventos que permitan aumentar la confiabilidad de sistemas de tratamiento de la información, así como también nuevos datos referentes a efectos de la radiación en semiconductores, nuevos modelos de fallas transitorias que permitan una simulación de estos eventos en el nivel circuito y la determinación de zonas sensibles de interfaces analógicas típicas que deben ser endurecidas para radiación.

Proyecto integrado en el área de microelectrónica para el diseño de circuitos integrados (Programa de Modernización Tecnológica III I-P - PAE 2006).

El objetivo general de este proyecto estratégico es incorporar una actividad de alto valor agregado como es el diseño de circuitos integrados dentro del segmento de alta tecnología de la cadena productiva nacional. Para ello resulta necesario cumplimentar los siguientes objetivos específicos: • Fortalecer los grupos de investigación y desarrollo que realizan tareas dentro de este área temática, tanto en infraestructura como en recursos humanos; • Fortalecer y desarrollar la Industria Electrónica mediante la incorporación de estas nuevas tecnologías en sus productos; • Representar y asistir a los grupos de diseño locales en la búsqueda de oportunidades para realizar "outsourcing" de diseño para compañías del exterior; • Establecer una primer masa crítica de diseñadores, que funcione como impulsora de la actividad en el medio; • Generar una red a nivel local, donde convivan empresas, universidades y profesionales. La mejora continua en las prestaciones de los productos y en los procesos productivos ha llevado a que la microelectrónica esté presente en los más diversos ámbitos de la actividad humana, con la perspectiva de ir incrementando constantemente su participación. Por eso mismo, un país que pretenda insertarse en el mundo de manera soberana no puede menospreciar la necesidad de incrementar la capacidad de su industria en el área. Los componentes de la Cadena de valor de la ME son los siguientes: • Diseño del circuito, con valor agregado de conocimientos y experiencia del diseñador; • Herramientas de Software de diseño (CAD) con verificación y simulación; • Prototipeo de circuitos y ensayo (testing); • Fabricación de chip en línea; • Encapsulado y testeo.

Caracterización funcional de zeb1 en células en diferenciación y metastásicas. Functional characterization of zeb1 in differentiating and metastatic cells

IDENTIFICACIÓN ZEB1 (Zinc Finger E-box Binding Homeobox) es un factor de transcripción funcionalmente asociado con la diferenciación de células como miocitos, neuronas, células de sostén y linfocitos T, además de estar involucrado en la Transición Epitelial-Mesenquimatosa (EMT) de los tumores sólidos epiteliales. Aún no se ha revelado en profundidad la participación de ZEB1 en los procesos de proliferación y diferenciación en los que participa. Estamos interesados en los mecanismos de regulación de ZEB1 y los factores que intervienen en los procesos de diferenciación y transformación celular. HIPÓTESIS 1. Las vías de señalamiento regulan el estado de fosforilación y la función de ZEB1 en la célula normal, el cual se desregularía en la célula neoplásica llevando a cambios en la función normal de ZEB1 y consecuentemente a metástasis. 2. IGF-1 es la señal que, en asociación con el supresor de tumores CCN6, juega un rol causal en la regulación de ZEB1 y esto a su vez en la metástasis del cáncer de mama. OBJETIVO GENERAL: establecer el rol funcional de ZEB1, su interrelación con otros factores y su regulación en los procesos de diferenciación y transformación celular. OBJETIVOS ESPECIFICOS (incluye Materiales y Métodos) 1. Estudiar la participación de vías de señalización sobre la función biológica de ZEB1 en células normales y neoplásicas. Analizaremos la participación de señales intracelulares en la fosforilación de ZEB1 por experimentos de ganancia/pérdida de función de la vía (por uso de inhibidores farmacologicos, mutantes silenciadoras y siRNAs), lo cual sera evaluado en EMSAs, ChIP, transfecciones, inmunofluoresc, etc. 2. Estudiar el rol de IGF-1 y CCN6 sobre la expresión y el estado de fosforilación de ZEB1 en tumores mamarios benignos, no invasivos e invasivos y metastatizantes. A) Se estudiará la expresión y localización subcelular de ZEB1 en líneas celulares de cáncer mamario y en xenotransplantes de ratón con variada expresión de CCN6. B) Investigar la relevancia de la fosforilación de ZEB1 mediada por IGF-1 en el EMT por experimentos con ganancia/pérdida de función. RESULTADOS ESPERADOS Esperamos poder delinear la/s vía/s de señalización intracelular que fosforilan ZEB1 y así conocer sobre la regulación del mismo. Podremos establecer algunas bases para entender la biología básica del cáncer de mama e identificar blancos terapéuticos. IMPORTANCIA Un amplio conocimiento de los factores de transcripción y sus vías de señalamiento es necesario para el desarrollo tanto de pruebas diagnósticas como para la identificación de nuevos blancos terapéuticos para neoplasias. De modo que resulta de gran importancia clínica determinar el rol de ZEB1, sus proteínas y vías reguladoras en el proceso de oncogénesis. El desarrollo del proyecto prevé la formación de dos tesistas. Se continuaran colaboraciones con dos grupos extranjeros y se iniciara una tercera. ZEB1 (Zinc Finger E-box Binding Homeobox) is a transcription factor involved in cell differentiation and Epithelial Mesenchymal Transition (EMT) of epithelial tumors. We are interested in the study of mechanisms of regulation (pre and post transcriptional). S.A.1. To investigate post translational mechanisms of ZEB1 regulation in normal and cancer cells. We will analyze the involvement of intracellular signals in phosphorylation of ZEB1 by gain- and lost-of-function experiments. S.A.2. A) To determine the role of IGF-1 signaling and CCN6 in regulating the expression of hypo- and hyperphosphorylated forms of ZEB1 in benign and malignant breast cell lines and in xenograft mouse models by overexpressing and inhibiting CCN6 in breast cancer cells. B) To investigate the relevance of CCN6-mediated ZEB1 phosphorylation to EMT, breast cancer invasion and metastasis. The role of CCN6 on ZEB1 phosphorylation and regulation of E-cadherin, induction of EMT, invasion and metastasis of breast cells will be investigated using gain- and loss-of-function experiments.

Aceleración de Algoritmos en Procesadores Multicore, GPGPU y FPGA. Algorithm Acceleration with Multicore, GPGPU and FPGA Processors.

El avance en la potencia de cómputo en nuestros días viene dado por la paralelización del procesamiento, dadas las características que disponen las nuevas arquitecturas de hardware. Utilizar convenientemente este hardware impacta en la aceleración de los algoritmos en ejecución (programas). Sin embargo, convertir de forma adecuada el algoritmo en su forma paralela es complejo, y a su vez, esta forma, es específica para cada tipo de hardware paralelo. En la actualidad los procesadores de uso general más comunes son los multicore, procesadores paralelos, también denominados Symmetric Multi-Processors (SMP). Hoy en día es difícil hallar un procesador para computadoras de escritorio que no tengan algún tipo de paralelismo del caracterizado por los SMP, siendo la tendencia de desarrollo, que cada día nos encontremos con procesadores con mayor numero de cores disponibles. Por otro lado, los dispositivos de procesamiento de video (Graphics Processor Units - GPU), a su vez, han ido desarrollando su potencia de cómputo por medio de disponer de múltiples unidades de procesamiento dentro de su composición electrónica, a tal punto que en la actualidad no es difícil encontrar placas de GPU con capacidad de 200 a 400 hilos de procesamiento paralelo. Estos procesadores son muy veloces y específicos para la tarea que fueron desarrollados, principalmente el procesamiento de video. Sin embargo, como este tipo de procesadores tiene muchos puntos en común con el procesamiento científico, estos dispositivos han ido reorientándose con el nombre de General Processing Graphics Processor Unit (GPGPU). A diferencia de los procesadores SMP señalados anteriormente, las GPGPU no son de propósito general y tienen sus complicaciones para uso general debido al límite en la cantidad de memoria que cada placa puede disponer y al tipo de procesamiento paralelo que debe realizar para poder ser productiva su utilización. Los dispositivos de lógica programable, FPGA, son dispositivos capaces de realizar grandes cantidades de operaciones en paralelo, por lo que pueden ser usados para la implementación de algoritmos específicos, aprovechando el paralelismo que estas ofrecen. Su inconveniente viene derivado de la complejidad para la programación y el testing del algoritmo instanciado en el dispositivo. Ante esta diversidad de procesadores paralelos, el objetivo de nuestro trabajo está enfocado en analizar las características especificas que cada uno de estos tienen, y su impacto en la estructura de los algoritmos para que su utilización pueda obtener rendimientos de procesamiento acordes al número de recursos utilizados y combinarlos de forma tal que su complementación sea benéfica. Específicamente, partiendo desde las características del hardware, determinar las propiedades que el algoritmo paralelo debe tener para poder ser acelerado. Las características de los algoritmos paralelos determinará a su vez cuál de estos nuevos tipos de hardware son los mas adecuados para su instanciación. En particular serán tenidos en cuenta el nivel de dependencia de datos, la necesidad de realizar sincronizaciones durante el procesamiento paralelo, el tamaño de datos a procesar y la complejidad de la programación paralela en cada tipo de hardware. Today´s advances in high-performance computing are driven by parallel processing capabilities of available hardware architectures. These architectures enable the acceleration of algorithms when thes ealgorithms are properly parallelized and exploit the specific processing power of the underneath architecture. Most current processors are targeted for general pruposes and integrate several processor cores on a single chip, resulting in what is known as a Symmetric Multiprocessing (SMP) unit. Nowadays even desktop computers make use of multicore processors. Meanwhile, the industry trend is to increase the number of integrated rocessor cores as technology matures. On the other hand, Graphics Processor Units (GPU), originally designed to handle only video processing, have emerged as interesting alternatives to implement algorithm acceleration. Current available GPUs are able to implement from 200 to 400 threads for parallel processing. Scientific computing can be implemented in these hardware thanks to the programability of new GPUs that have been denoted as General Processing Graphics Processor Units (GPGPU).However, GPGPU offer little memory with respect to that available for general-prupose processors; thus, the implementation of algorithms need to be addressed carefully. Finally, Field Programmable Gate Arrays (FPGA) are programmable devices which can implement hardware logic with low latency, high parallelism and deep pipelines. Thes devices can be used to implement specific algorithms that need to run at very high speeds. However, their programmability is harder that software approaches and debugging is typically time-consuming. In this context where several alternatives for speeding up algorithms are available, our work aims at determining the main features of thes architectures and developing the required know-how to accelerate algorithm execution on them. We look at identifying those algorithms that may fit better on a given architecture as well as compleme