Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA

Devido às tendências de crescimento da quantidade de dados processados e a crescente necessidade por computação de alto desempenho, mudanças significativas estão acontecendo no projeto de arquiteturas de computadores. Com isso, tem-se migrado do paradigma sequencial para o paralelo, com centenas ou milhares de núcleos de processamento em um mesmo chip. Dentro desse contexto, o gerenciamento de energia torna-se cada vez mais importante, principalmente em sistemas embarcados, que geralmente são alimentados por baterias. De acordo com a Lei de Moore, o desempenho de um processador dobra a cada 18 meses, porém a capacidade das baterias dobra somente a cada 10 anos. Esta situação provoca uma enorme lacuna, que pode ser amenizada com a utilização de arquiteturas multi-cores heterogêneas. Um desafio fundamental que permanece em aberto para estas arquiteturas é realizar a integração entre desenvolvimento de código embarcado, escalonamento e hardware para gerenciamento de energia. O objetivo geral deste trabalho de doutorado é investigar técnicas para otimização da relação desempenho/consumo de energia em arquiteturas multi-cores heterogêneas single-ISA implementadas em FPGA. Nesse sentido, buscou-se por soluções que obtivessem o melhor desempenho possível a um consumo de energia ótimo. Isto foi feito por meio da combinação de mineração de dados para a análise de softwares baseados em threads aliadas às técnicas tradicionais para gerenciamento de energia, como way-shutdown dinâmico, e uma nova política de escalonamento heterogeneity-aware. Como principais contribuições pode-se citar a combinação de técnicas de gerenciamento de energia em diversos níveis como o nível do hardware, do escalonamento e da compilação; e uma política de escalonamento integrada com uma arquitetura multi-core heterogênea em relação ao tamanho da memória cache L1.

Caracterização do potencial evocado auditivo cortical P1-N1-P2 em crianças com estimulação bimodal

Introdução: O implante coclear (IC) amplamente aceito como forma de intervenção e (re) habilitação nas perdas auditivas severas e profundas nas diversas faixas etárias. Contudo observa-se no usuário do IC unilateral queixas como localização e compreensão sonora em meio ao ruído, gerado pelo padrão anormal de estimulação sensorial. A fim de fornecer os benefícios da audição binaural, é preconizado a estimulação bilateral, seja por meio do IC bilateral ou com a adaptação de um aparelho de amplificação sonora individual (AASI) contralateralmente ao IC. Esta última condição é referida como estimulação bimodal, quando temos, concomitantemente dois modos de estimulação: Elétrica (IC) e acústica (AASI). Não há dados suficientes na literatura voltados à população infantil que esclareça ou demonstre o desenvolvimento do córtex auditivo na audição bimodal. Ressalta-se que não foram encontrados estudos em crianças. Objetivo: Caracterizar o PEAC complexo P1, N1 P2 em usuários da estimulação bimodal e verificar se há correlação com testes de percepção de fala. Metodologia: Estudo descritivo de séries de casos, com a realização do PEAC em cinco crianças usuárias da estimulação bimodal, a partir da metodologia proposta por Ventura (2008) utilizando o sistema Smart EP USB Jr da Intelligent Hearing Systems. Foi utilizado o som de fala /da/, apresentado em campo livre. O exame será realizado em três situações: Somente IC, IC e AASI e somente AASI. A análise dos dados dos potenciais corticais foi realizada após a marcação da presença ou ausência dos componentes do complexo P1-N1-P2 por dois juízes com experiência em potenciais evocados. Resultados: Foi obtida a captação do PEAC em todas as crianças em todas as situações de teste, além do que foi possível observar a correlação destes com os testes de percepção auditiva da fala. Foi possível verificar que o registro dos PEAC é um procedimento viável para a avaliação da criança com estimulação bimodal, porém, ainda não há dados suficientes quanto a utilização deste para a avaliação e indicação do IC bilateral.

Lyra: uma função de derivação de chaves com custos de memória e processamento configuráveis.

Este documento apresenta o Lyra, um novo esquema de derivação de chaves, baseado em esponjas criptográficas. O Lyra foi projetado para ser estritamente sequencial, fornecendo um nível elevado de segurança mesmo contra atacantes que utilizem múltiplos núcleos de processamento, como uma GPU ou FPGA. Ao mesmo tempo possui uma implementação simples em software e permite ao usuário legítimo ajustar o uso de memória e tempo de processamento de acordo com o nível de segurança desejado. O Lyra é, então, comparado ao scrypt, mostrando que esta proposta fornece um nível se segurança mais alto, além de superar suas deficiências. Caso o atacante deseje realizar um ataque utilizando pouca memória, o tempo de processamento do Lyra cresce exponencialmente, enquanto no scrypt este crescimento é apenas quadrático. Além disto, para o mesmo tempo de processamento, o Lyra permite uma utilização maior de memória, quando comparado ao scrypt, aumentando o custo de ataques de força bruta.