基于ACEX1K30的HIRFL-CSRe高精度线性插值异步FIFO

本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Altera公司的现场可编程逻辑器件ACEX1K30上实现。FIFO实现机制完全自行设计,解决了传统异步FIFO由于读写时钟异步造成的空/满标志难以准确给出及数据输出时间不能精确保证的难题,满足了HIRFL-CSRe对于输出数据不间断(每微秒一个)的要求,并由于在FPGA内实现了一次线性插值,从而把从DSP中接收到的已插值数据量增加了一倍,在宏观上降低了DSP的数据运算量。模块经现场工作证实FIFO数据输出时间误差控制在40ns内,达到设计要求。

动态参数模型确定SoC中异步FIFO深度的方法

针对超大规模集成电路和片上系统设计中确定异步FIFO浓度的问题,根据异步FIFO运行时的属性提出FIFO动态参数模型,该模型包括FIFO饱和度、写入端和读出端数据传输率及上溢/下溢频率。在该模型的基础之上,分析异步FIFO的深度与动态参数之间的关系,采用功能仿真方法确定片上系统中异步模块之间数据传输所需FIFO的深度。对典型实例的分析表明,采用这种方法能够在保证系统数据通信性能的前提下,获得最小的FIFO深度,优化系统资源的使用。

基于神经计算机的高速数据通道设计

Submitted by 阎军 (yanj@red.semi.ac.cn) on 2010-04-07T05:12:26Z No. of bitstreams: 1 刘蕾.pdf: 905512 bytes, checksum: 70a01dddda97f75dad960dd632bb30e0 (MD5)

平台式FPGA中可重构存储器模块的设计

可重构静态存储器(SRAM)模块是场可编程门阵列(FPGA)的重要组成部分,它必须尽量满足用户不同的需要,所以要有良好的可重构性能.本文设计了一款深亚微米工艺下的16-kb的高速,低功耗双端口可重构SRAM.它可以重构成16Kx1,8Kx2,4Kx4,2Kx8,1Kx16和512x32六种不同的工作模式.基于不同的配置选择,此SRAM可以配置为双端口SRAM,单端口SRAM,ROM,FIFO,大的查找表或移位寄存器,本文完整介绍了该SRAM的设计方法,重点介绍了一种新颖的存储单元电路结构:三端口存储单元,以及用于实现可重构功能的电路的设计方法.

基于DSP的磁场电源控制器软件设计

为了使兰州重离子加速器冷却储存环的磁场电源控制器及时更新输出的波形数据,以TI公司的TM320C6713芯片为中央处理器,结合FPGA逻辑编程,采用双FIFO数据缓存机制和Aitken插值算法,编写并优化了磁场电源控制器软件系统。利用数据驱动模式的编程方式提高了系统的执行效率和可维护性。同时通过对更新的波形数据做Aitken插值运算,使其大小减少为原始数据的1/1024,提高了数据的传输和存储效率。经现场测试,本软件系统运行稳定可行,达到设计要求。