Implementación de Algoritmos de Procesado de Señal sobre FPGA: Especificación, Reutilización y Exploración del Espacio de Diseño

Esta Tesis aborda el diseño e implementación de aplicaciones en el campo de procesado de señal, utilizando como plataforma los dispositivos reconfigurables FPGA. Esta plataforma muestra una alta capacidad de lógica, e incorpora elementos orientados al procesado de señal, que unido a su relativamente bajo coste, la hacen ideal para el desarrollo de aplicaciones de procesado de señal cuando se requiere realizar un procesado intensivo y se buscan unas altas prestaciones. Sin embargo, el coste asociado al desarrollo en estas plataformas es elevado. Mientras que el aumento en la capacidad lógica de los dispositivos FPGA permite el desarrollo de sistemas completos, los requisitos de altas prestaciones obligan a que en muchas ocasiones se deban optimizar operadores a muy bajo nivel. Además de las restricciones temporales que imponen este tipo de aplicaciones, también tienen asociadas restricciones de área asociadas al dispositivo, lo que obliga a evaluar y verificar entre diferentes alternativas de implementación. El ciclo de diseño e implementación para estas aplicaciones se puede prolongar tanto, que es normal que aparezcan nuevos modelos de FPGA, con mayor capacidad y mayor velocidad, antes de completar el sistema, y que hagan a las restricciones utilizadas para el diseño del sistema inútiles. Para mejorar la productividad en el desarrollo de estas aplicaciones, y con ello acortar su ciclo de diseño, se pueden encontrar diferentes métodos. Esta Tesis se centra en la reutilización de componentes hardware previamente diseñados y verificados. Aunque los lenguajes HDL convencionales permiten reutilizar componentes ya definidos, se pueden realizar mejoras en la especificación que simplifiquen el proceso de incorporar componentes a nuevos diseños. Así, una primera parte de la Tesis se orientará a la especificación de diseños basada en componentes predefinidos. Esta especificación no sólo busca mejorar y simplificar el proceso de añadir componentes a una descripción, sino que también busca mejorar la calidad del diseño especificado, ofreciendo una mayor posibilidad de configuración e incluso la posibilidad de informar de características de la propia descripción. Reutilizar una componente ya descrito depende en gran medida de la información que se ofrezca para su integración en un sistema. En este sentido los HDLs convencionales únicamente proporcionan junto con la descripción del componente la interfaz de entrada/ salida y un conjunto de parámetros para su configuración, mientras que el resto de información requerida normalmente se acompaña mediante documentación externa. En la segunda parte de la Tesis se propondrán un conjunto de encapsulados cuya finalidad es incorporar junto con la propia descripción del componente, información que puede resultar útil para su integración en otros diseños. Incluyendo información de la implementación, ayuda a la configuración del componente, e incluso información de cómo configurar y conectar al componente para realizar una función. Finalmente se elegirá una aplicación clásica en el campo de procesado de señal, la transformada rápida de Fourier (FFT), y se utilizará como ejemplo de uso y aplicación, tanto de las posibilidades de especificación como de los encapsulados descritos. El objetivo del diseño realizado no sólo mostrará ejemplos de la especificación propuesta, sino que también se buscará obtener una implementación de calidad comparable con resultados de la literatura. Para ello, el diseño realizado se orientará a su implementación en FPGA, aprovechando tanto los elementos lógicos generalistas como elementos específicos de bajo nivel disponibles en estos dispositivos. Finalmente, la especificación de la FFT obtenida se utilizará para mostrar cómo incorporar en su interfaz información que ayude para su selección y configuración desde fases tempranas del ciclo de diseño. Abstract This PhD. thesis addresses the design and implementation of signal processing applications using reconfigurable FPGA platforms. This kind of platform exhibits high logic capability, incorporates dedicated signal processing elements and provides a low cost solution, which makes it ideal for the development of signal processing applications, where intensive data processing is required in order to obtain high performance. However, the cost associated to the hardware development on these platforms is high. While the increase in logic capacity of FPGA devices allows the development of complete systems, high-performance constraints require the optimization of operators at very low level. In addition to time constraints imposed by these applications, Area constraints are also applied related to the particular device, which force to evaluate and verify a design among different implementation alternatives. The design and implementation cycle for these applications can be tedious and long, being therefore normal that new FPGA models with a greater capacity and higher speed appear before completing the system implementation. Thus, the original constraints which guided the design of the system become useless. Different methods can be used to improve the productivity when developing these applications, and consequently shorten their design cycle. This PhD. Thesis focuses on the reuse of hardware components previously designed and verified. Although conventional HDLs allow the reuse of components already defined, their specification can be improved in order to simplify the process of incorporating new design components. Thus, a first part of the PhD. Thesis will focus on the specification of designs based on predefined components. This specification improves and simplifies the process of adding components to a description, but it also seeks to improve the quality of the design specified with better configuration options and even offering to report on features of the description. Hardware reuse of a component for its integration into a system largely depends on the information it offers. In this sense the conventional HDLs only provide together with the component description, the input/output interface and a set of parameters for its configuration, while other information is usually provided by external documentation. In the second part of the Thesis we will propose a formal way of encapsulation which aims to incorporate with the component description information that can be useful for its integration into other designs. This information will include features of the own implementation, but it will also support component configuration, and even information on how to configure and connect the component to carry out a function. Finally, the fast Fourier transform (FFT) will be chosen as a well-known signal processing application. It will be used as case study to illustrate the possibilities of proposed specification and encapsulation formalisms. The objective of the FFT design is not only to show practical examples of the proposed specification, but also to obtain an implementation of a quality comparable to scientific literature results. The design will focus its implementation on FPGA platforms, using general logic elements as base of the implementation, but also taking advantage of low-level specific elements available on these devices. Last, the specification of the obtained FFT will be used to show how to incorporate in its interface information to assist in the selection and configuration process early in the design cycle.

Run-Time Scalable Hardware for Reconfigurable Systems

La optimización de parámetros tales como el consumo de potencia, la cantidad de recursos lógicos empleados o la ocupación de memoria ha sido siempre una de las preocupaciones principales a la hora de diseñar sistemas embebidos. Esto es debido a que se trata de sistemas dotados de una cantidad de recursos limitados, y que han sido tradicionalmente empleados para un propósito específico, que permanece invariable a lo largo de toda la vida útil del sistema. Sin embargo, el uso de sistemas embebidos se ha extendido a áreas de aplicación fuera de su ámbito tradicional, caracterizadas por una mayor demanda computacional. Así, por ejemplo, algunos de estos sistemas deben llevar a cabo un intenso procesado de señales multimedia o la transmisión de datos mediante sistemas de comunicaciones de alta capacidad. Por otra parte, las condiciones de operación del sistema pueden variar en tiempo real. Esto sucede, por ejemplo, si su funcionamiento depende de datos medidos por el propio sistema o recibidos a través de la red, de las demandas del usuario en cada momento, o de condiciones internas del propio dispositivo, tales como la duración de la batería. Como consecuencia de la existencia de requisitos de operación dinámicos es necesario ir hacia una gestión dinámica de los recursos del sistema. Si bien el software es inherentemente flexible, no ofrece una potencia computacional tan alta como el hardware. Por lo tanto, el hardware reconfigurable aparece como una solución adecuada para tratar con mayor flexibilidad los requisitos variables dinámicamente en sistemas con alta demanda computacional. La flexibilidad y adaptabilidad del hardware requieren de dispositivos reconfigurables que permitan la modificación de su funcionalidad bajo demanda. En esta tesis se han seleccionado las FPGAs (Field Programmable Gate Arrays) como los dispositivos más apropiados, hoy en día, para implementar sistemas basados en hardware reconfigurable De entre todas las posibilidades existentes para explotar la capacidad de reconfiguración de las FPGAs comerciales, se ha seleccionado la reconfiguración dinámica y parcial. Esta técnica consiste en substituir una parte de la lógica del dispositivo, mientras el resto continúa en funcionamiento. La capacidad de reconfiguración dinámica y parcial de las FPGAs es empleada en esta tesis para tratar con los requisitos de flexibilidad y de capacidad computacional que demandan los dispositivos embebidos. La propuesta principal de esta tesis doctoral es el uso de arquitecturas de procesamiento escalables espacialmente, que son capaces de adaptar su funcionalidad y rendimiento en tiempo real, estableciendo un compromiso entre dichos parámetros y la cantidad de lógica que ocupan en el dispositivo. A esto nos referimos con arquitecturas con huellas escalables. En particular, se propone el uso de arquitecturas altamente paralelas, modulares, regulares y con una alta localidad en sus comunicaciones, para este propósito. El tamaño de dichas arquitecturas puede ser modificado mediante la adición o eliminación de algunos de los módulos que las componen, tanto en una dimensión como en dos. Esta estrategia permite implementar soluciones escalables, sin tener que contar con una versión de las mismas para cada uno de los tamaños posibles de la arquitectura. De esta manera se reduce significativamente el tiempo necesario para modificar su tamaño, así como la cantidad de memoria necesaria para almacenar todos los archivos de configuración. En lugar de proponer arquitecturas para aplicaciones específicas, se ha optado por patrones de procesamiento genéricos, que pueden ser ajustados para solucionar distintos problemas en el estado del arte. A este respecto, se proponen patrones basados en esquemas sistólicos, así como de tipo wavefront. Con el objeto de poder ofrecer una solución integral, se han tratado otros aspectos relacionados con el diseño y el funcionamiento de las arquitecturas, tales como el control del proceso de reconfiguración de la FPGA, la integración de las arquitecturas en el resto del sistema, así como las técnicas necesarias para su implementación. Por lo que respecta a la implementación, se han tratado distintos aspectos de bajo nivel dependientes del dispositivo. Algunas de las propuestas realizadas a este respecto en la presente tesis doctoral son un router que es capaz de garantizar el correcto rutado de los módulos reconfigurables dentro del área destinada para ellos, así como una estrategia para la comunicación entre módulos que no introduce ningún retardo ni necesita emplear recursos configurables del dispositivo. El flujo de diseño propuesto se ha automatizado mediante una herramienta denominada DREAMS. La herramienta se encarga de la modificación de las netlists correspondientes a cada uno de los módulos reconfigurables del sistema, y que han sido generadas previamente mediante herramientas comerciales. Por lo tanto, el flujo propuesto se entiende como una etapa de post-procesamiento, que adapta esas netlists a los requisitos de la reconfiguración dinámica y parcial. Dicha modificación la lleva a cabo la herramienta de una forma completamente automática, por lo que la productividad del proceso de diseño aumenta de forma evidente. Para facilitar dicho proceso, se ha dotado a la herramienta de una interfaz gráfica. El flujo de diseño propuesto, y la herramienta que lo soporta, tienen características específicas para abordar el diseño de las arquitecturas dinámicamente escalables propuestas en esta tesis. Entre ellas está el soporte para el realojamiento de módulos reconfigurables en posiciones del dispositivo distintas a donde el módulo es originalmente implementado, así como la generación de estructuras de comunicación compatibles con la simetría de la arquitectura. El router has sido empleado también en esta tesis para obtener un rutado simétrico entre nets equivalentes. Dicha posibilidad ha sido explotada para aumentar la protección de circuitos con altos requisitos de seguridad, frente a ataques de canal lateral, mediante la implantación de lógica complementaria con rutado idéntico. Para controlar el proceso de reconfiguración de la FPGA, se propone en esta tesis un motor de reconfiguración especialmente adaptado a los requisitos de las arquitecturas dinámicamente escalables. Además de controlar el puerto de reconfiguración, el motor de reconfiguración ha sido dotado de la capacidad de realojar módulos reconfigurables en posiciones arbitrarias del dispositivo, en tiempo real. De esta forma, basta con generar un único bitstream por cada módulo reconfigurable del sistema, independientemente de la posición donde va a ser finalmente reconfigurado. La estrategia seguida para implementar el proceso de realojamiento de módulos es diferente de las propuestas existentes en el estado del arte, pues consiste en la composición de los archivos de configuración en tiempo real. De esta forma se consigue aumentar la velocidad del proceso, mientras que se reduce la longitud de los archivos de configuración parciales a almacenar en el sistema. El motor de reconfiguración soporta módulos reconfigurables con una altura menor que la altura de una región de reloj del dispositivo. Internamente, el motor se encarga de la combinación de los frames que describen el nuevo módulo, con la configuración existente en el dispositivo previamente. El escalado de las arquitecturas de procesamiento propuestas en esta tesis también se puede beneficiar de este mecanismo. Se ha incorporado también un acceso directo a una memoria externa donde se pueden almacenar bitstreams parciales. Para acelerar el proceso de reconfiguración se ha hecho funcionar el ICAP por encima de la máxima frecuencia de reloj aconsejada por el fabricante. Así, en el caso de Virtex-5, aunque la máxima frecuencia del reloj deberían ser 100 MHz, se ha conseguido hacer funcionar el puerto de reconfiguración a frecuencias de operación de hasta 250 MHz, incluyendo el proceso de realojamiento en tiempo real. Se ha previsto la posibilidad de portar el motor de reconfiguración a futuras familias de FPGAs. Por otro lado, el motor de reconfiguración se puede emplear para inyectar fallos en el propio dispositivo hardware, y así ser capaces de evaluar la tolerancia ante los mismos que ofrecen las arquitecturas reconfigurables. Los fallos son emulados mediante la generación de archivos de configuración a los que intencionadamente se les ha introducido un error, de forma que se modifica su funcionalidad. Con el objetivo de comprobar la validez y los beneficios de las arquitecturas propuestas en esta tesis, se han seguido dos líneas principales de aplicación. En primer lugar, se propone su uso como parte de una plataforma adaptativa basada en hardware evolutivo, con capacidad de escalabilidad, adaptabilidad y recuperación ante fallos. En segundo lugar, se ha desarrollado un deblocking filter escalable, adaptado a la codificación de vídeo escalable, como ejemplo de aplicación de las arquitecturas de tipo wavefront propuestas. El hardware evolutivo consiste en el uso de algoritmos evolutivos para diseñar hardware de forma autónoma, explotando la flexibilidad que ofrecen los dispositivos reconfigurables. En este caso, los elementos de procesamiento que componen la arquitectura son seleccionados de una biblioteca de elementos presintetizados, de acuerdo con las decisiones tomadas por el algoritmo evolutivo, en lugar de definir la configuración de las mismas en tiempo de diseño. De esta manera, la configuración del core puede cambiar cuando lo hacen las condiciones del entorno, en tiempo real, por lo que se consigue un control autónomo del proceso de reconfiguración dinámico. Así, el sistema es capaz de optimizar, de forma autónoma, su propia configuración. El hardware evolutivo tiene una capacidad inherente de auto-reparación. Se ha probado que las arquitecturas evolutivas propuestas en esta tesis son tolerantes ante fallos, tanto transitorios, como permanentes y acumulativos. La plataforma evolutiva se ha empleado para implementar filtros de eliminación de ruido. La escalabilidad también ha sido aprovechada en esta aplicación. Las arquitecturas evolutivas escalables permiten la adaptación autónoma de los cores de procesamiento ante fluctuaciones en la cantidad de recursos disponibles en el sistema. Por lo tanto, constituyen un ejemplo de escalabilidad dinámica para conseguir un determinado nivel de calidad, que puede variar en tiempo real. Se han propuesto dos variantes de sistemas escalables evolutivos. El primero consiste en un único core de procesamiento evolutivo, mientras que el segundo está formado por un número variable de arrays de procesamiento. La codificación de vídeo escalable, a diferencia de los codecs no escalables, permite la decodificación de secuencias de vídeo con diferentes niveles de calidad, de resolución temporal o de resolución espacial, descartando la información no deseada. Existen distintos algoritmos que soportan esta característica. En particular, se va a emplear el estándar Scalable Video Coding (SVC), que ha sido propuesto como una extensión de H.264/AVC, ya que este último es ampliamente utilizado tanto en la industria, como a nivel de investigación. Para poder explotar toda la flexibilidad que ofrece el estándar, hay que permitir la adaptación de las características del decodificador en tiempo real. El uso de las arquitecturas dinámicamente escalables es propuesto en esta tesis con este objetivo. El deblocking filter es un algoritmo que tiene como objetivo la mejora de la percepción visual de la imagen reconstruida, mediante el suavizado de los "artefactos" de bloque generados en el lazo del codificador. Se trata de una de las tareas más intensivas en procesamiento de datos de H.264/AVC y de SVC, y además, su carga computacional es altamente dependiente del nivel de escalabilidad seleccionado en el decodificador. Por lo tanto, el deblocking filter ha sido seleccionado como prueba de concepto de la aplicación de las arquitecturas dinámicamente escalables para la compresión de video. La arquitectura propuesta permite añadir o eliminar unidades de computación, siguiendo un esquema de tipo wavefront. La arquitectura ha sido propuesta conjuntamente con un esquema de procesamiento en paralelo del deblocking filter a nivel de macrobloque, de tal forma que cuando se varía del tamaño de la arquitectura, el orden de filtrado de los macrobloques varia de la misma manera. El patrón propuesto se basa en la división del procesamiento de cada macrobloque en dos etapas independientes, que se corresponden con el filtrado horizontal y vertical de los bloques dentro del macrobloque. Las principales contribuciones originales de esta tesis son las siguientes: - El uso de arquitecturas altamente regulares, modulares, paralelas y con una intensa localidad en sus comunicaciones, para implementar cores de procesamiento dinámicamente reconfigurables. - El uso de arquitecturas bidimensionales, en forma de malla, para construir arquitecturas dinámicamente escalables, con una huella escalable. De esta forma, las arquitecturas permiten establecer un compromiso entre el área que ocupan en el dispositivo, y las prestaciones que ofrecen en cada momento. Se proponen plantillas de procesamiento genéricas, de tipo sistólico o wavefront, que pueden ser adaptadas a distintos problemas de procesamiento. - Un flujo de diseño y una herramienta que lo soporta, para el diseño de sistemas reconfigurables dinámicamente, centradas en el diseño de las arquitecturas altamente paralelas, modulares y regulares propuestas en esta tesis. - Un esquema de comunicaciones entre módulos reconfigurables que no introduce ningún retardo ni requiere el uso de recursos lógicos propios. - Un router flexible, capaz de resolver los conflictos de rutado asociados con el diseño de sistemas reconfigurables dinámicamente. - Un algoritmo de optimización para sistemas formados por múltiples cores escalables que optimice, mediante un algoritmo genético, los parámetros de dicho sistema. Se basa en un modelo conocido como el problema de la mochila. - Un motor de reconfiguración adaptado a los requisitos de las arquitecturas altamente regulares y modulares. Combina una alta velocidad de reconfiguración, con la capacidad de realojar módulos en tiempo real, incluyendo el soporte para la reconfiguración de regiones que ocupan menos que una región de reloj, así como la réplica de un módulo reconfigurable en múltiples posiciones del dispositivo. - Un mecanismo de inyección de fallos que, empleando el motor de reconfiguración del sistema, permite evaluar los efectos de fallos permanentes y transitorios en arquitecturas reconfigurables. - La demostración de las posibilidades de las arquitecturas propuestas en esta tesis para la implementación de sistemas de hardware evolutivos, con una alta capacidad de procesamiento de datos. - La implementación de sistemas de hardware evolutivo escalables, que son capaces de tratar con la fluctuación de la cantidad de recursos disponibles en el sistema, de una forma autónoma. - Una estrategia de procesamiento en paralelo para el deblocking filter compatible con los estándares H.264/AVC y SVC que reduce el número de ciclos de macrobloque necesarios para procesar un frame de video. - Una arquitectura dinámicamente escalable que permite la implementación de un nuevo deblocking filter, totalmente compatible con los estándares H.264/AVC y SVC, que explota el paralelismo a nivel de macrobloque. El presente documento se organiza en siete capítulos. En el primero se ofrece una introducción al marco tecnológico de esta tesis, especialmente centrado en la reconfiguración dinámica y parcial de FPGAs. También se motiva la necesidad de las arquitecturas dinámicamente escalables propuestas en esta tesis. En el capítulo 2 se describen las arquitecturas dinámicamente escalables. Dicha descripción incluye la mayor parte de las aportaciones a nivel arquitectural realizadas en esta tesis. Por su parte, el flujo de diseño adaptado a dichas arquitecturas se propone en el capítulo 3. El motor de reconfiguración se propone en el 4, mientras que el uso de dichas arquitecturas para implementar sistemas de hardware evolutivo se aborda en el 5. El deblocking filter escalable se describe en el 6, mientras que las conclusiones finales de esta tesis, así como la descripción del trabajo futuro, son abordadas en el capítulo 7. ABSTRACT The optimization of system parameters, such as power dissipation, the amount of hardware resources and the memory footprint, has been always a main concern when dealing with the design of resource-constrained embedded systems. This situation is even more demanding nowadays. Embedded systems cannot anymore be considered only as specific-purpose computers, designed for a particular functionality that remains unchanged during their lifetime. Differently, embedded systems are now required to deal with more demanding and complex functions, such as multimedia data processing and high-throughput connectivity. In addition, system operation may depend on external data, the user requirements or internal variables of the system, such as the battery life-time. All these conditions may vary at run-time, leading to adaptive scenarios. As a consequence of both the growing computational complexity and the existence of dynamic requirements, dynamic resource management techniques for embedded systems are needed. Software is inherently flexible, but it cannot meet the computing power offered by hardware solutions. Therefore, reconfigurable hardware emerges as a suitable technology to deal with the run-time variable requirements of complex embedded systems. Adaptive hardware requires the use of reconfigurable devices, where its functionality can be modified on demand. In this thesis, Field Programmable Gate Arrays (FPGAs) have been selected as the most appropriate commercial technology existing nowadays to implement adaptive hardware systems. There are different ways of exploiting reconfigurability in reconfigurable devices. Among them is dynamic and partial reconfiguration. This is a technique which consists in substituting part of the FPGA logic on demand, while the rest of the device continues working. The strategy followed in this thesis is to exploit the dynamic and partial reconfiguration of commercial FPGAs to deal with the flexibility and complexity demands of state-of-the-art embedded systems. The proposal of this thesis to deal with run-time variable system conditions is the use of spatially scalable processing hardware IP cores, which are able to adapt their functionality or performance at run-time, trading them off with the amount of logic resources they occupy in the device. This is referred to as a scalable footprint in the context of this thesis. The distinguishing characteristic of the proposed cores is that they rely on highly parallel, modular and regular architectures, arranged in one or two dimensions. These architectures can be scaled by means of the addition or removal of the composing blocks. This strategy avoids implementing a full version of the core for each possible size, with the corresponding benefits in terms of scaling and adaptation time, as well as bitstream storage memory requirements. Instead of providing specific-purpose architectures, generic architectural templates, which can be tuned to solve different problems, are proposed in this thesis. Architectures following both systolic and wavefront templates have been selected. Together with the proposed scalable architectural templates, other issues needed to ensure the proper design and operation of the scalable cores, such as the device reconfiguration control, the run-time management of the architecture and the implementation techniques have been also addressed in this thesis. With regard to the implementation of dynamically reconfigurable architectures, device dependent low-level details are addressed. Some of the aspects covered in this thesis are the area constrained routing for reconfigurable modules, or an inter-module communication strategy which does not introduce either extra delay or logic overhead. The system implementation, from the hardware description to the device configuration bitstream, has been fully automated by modifying the netlists corresponding to each of the system modules, which are previously generated using the vendor tools. This modification is therefore envisaged as a post-processing step. Based on these implementation proposals, a design tool called DREAMS (Dynamically Reconfigurable Embedded and Modular Systems) has been created, including a graphic user interface. The tool has specific features to cope with modular and regular architectures, including the support for module relocation and the inter-module communications scheme based on the symmetry of the architecture. The core of the tool is a custom router, which has been also exploited in this thesis to obtain symmetric routed nets, with the aim of enhancing the protection of critical reconfigurable circuits against side channel attacks. This is achieved by duplicating the logic with an exactly equal routing. In order to control the reconfiguration process of the FPGA, a Reconfiguration Engine suited to the specific requirements set by the proposed architectures was also proposed. Therefore, in addition to controlling the reconfiguration port, the Reconfiguration Engine has been enhanced with the online relocation ability, which allows employing a unique configuration bitstream for all the positions where the module may be placed in the device. Differently to the existing relocating solutions, which are based on bitstream parsers, the proposed approach is based on the online composition of bitstreams. This strategy allows increasing the speed of the process, while the length of partial bitstreams is also reduced. The height of the reconfigurable modules can be lower than the height of a clock region. The Reconfiguration Engine manages the merging process of the new and the existing configuration frames within each clock region. The process of scaling up and down the hardware cores also benefits from this technique. A direct link to an external memory where partial bitstreams can be stored has been also implemented. In order to accelerate the reconfiguration process, the ICAP has been overclocked over the speed reported by the manufacturer. In the case of Virtex-5, even though the maximum frequency of the ICAP is reported to be 100 MHz, valid operations at 250 MHz have been achieved, including the online relocation process. Portability of the reconfiguration solution to today's and probably, future FPGAs, has been also considered. The reconfiguration engine can be also used to inject faults in real hardware devices, and this way being able to evaluate the fault tolerance offered by the reconfigurable architectures. Faults are emulated by introducing partial bitstreams intentionally modified to provide erroneous functionality. To prove the validity and the benefits offered by the proposed architectures, two demonstration application lines have been envisaged. First, scalable architectures have been employed to develop an evolvable hardware platform with adaptability, fault tolerance and scalability properties. Second, they have been used to implement a scalable deblocking filter suited to scalable video coding. Evolvable Hardware is the use of evolutionary algorithms to design hardware in an autonomous way, exploiting the flexibility offered by reconfigurable devices. In this case, processing elements composing the architecture are selected from a presynthesized library of processing elements, according to the decisions taken by the algorithm, instead of being decided at design time. This way, the configuration of the array may change as run-time environmental conditions do, achieving autonomous control of the dynamic reconfiguration process. Thus, the self-optimization property is added to the native self-configurability of the dynamically scalable architectures. In addition, evolvable hardware adaptability inherently offers self-healing features. The proposal has proved to be self-tolerant, since it is able to self-recover from both transient and cumulative permanent faults. The proposed evolvable architecture has been used to implement noise removal image filters. Scalability has been also exploited in this application. Scalable evolvable hardware architectures allow the autonomous adaptation of the processing cores to a fluctuating amount of resources available in the system. Thus, it constitutes an example of the dynamic quality scalability tackled in this thesis. Two variants have been proposed. The first one consists in a single dynamically scalable evolvable core, and the second one contains a variable number of processing cores. Scalable video is a flexible approach for video compression, which offers scalability at different levels. Differently to non-scalable codecs, a scalable video bitstream can be decoded with different levels of quality, spatial or temporal resolutions, by discarding the undesired information. The interest in this technology has been fostered by the development of the Scalable Video Coding (SVC) standard, as an extension of H.264/AVC. In order to exploit all the flexibility offered by the standard, it is necessary to adapt the characteristics of the decoder to the requirements of each client during run-time. The use of dynamically scalable architectures is proposed in this thesis with this aim. The deblocking filter algorithm is the responsible of improving the visual perception of a reconstructed image, by smoothing blocking artifacts generated in the encoding loop. This is one of the most computationally intensive tasks of the standard, and furthermore, it is highly dependent on the selected scalability level in the decoder. Therefore, the deblocking filter has been selected as a proof of concept of the implementation of dynamically scalable architectures for video compression. The proposed architecture allows the run-time addition or removal of computational units working in parallel to change its level of parallelism, following a wavefront computational pattern. Scalable architecture is offered together with a scalable parallelization strategy at the macroblock level, such that when the size of the architecture changes, the macroblock filtering order is modified accordingly. The proposed pattern is based on the division of the macroblock processing into two independent stages, corresponding to the horizontal and vertical filtering of the blocks within the macroblock. The main contributions of this thesis are: - The use of highly parallel, modular, regular and local architectures to implement dynamically reconfigurable processing IP cores, for data intensive applications with flexibility requirements. - The use of two-dimensional mesh-type arrays as architectural templates to build dynamically reconfigurable IP cores, with a scalable footprint. The proposal consists in generic architectural templates, which can be tuned to solve different computational problems. •A design flow and a tool targeting the design of DPR systems, focused on highly parallel, modular and local architectures. - An inter-module communication strategy, which does not introduce delay or area overhead, named Virtual Borders. - A custom and flexible router to solve the routing conflicts as well as the inter-module communication problems, appearing during the design of DPR systems. - An algorithm addressing the optimization of systems composed of multiple scalable cores, which size can be decided individually, to optimize the system parameters. It is based on a model known as the multi-dimensional multi-choice Knapsack problem. - A reconfiguration engine tailored to the requirements of highly regular and modular architectures. It combines a high reconfiguration throughput with run-time module relocation capabilities, including the support for sub-clock reconfigurable regions and the replication in multiple positions. - A fault injection mechanism which takes advantage of the system reconfiguration engine, as well as the modularity of the proposed reconfigurable architectures, to evaluate the effects of transient and permanent faults in these architectures. - The demonstration of the possibilities of the architectures proposed in this thesis to implement evolvable hardware systems, while keeping a high processing throughput. - The implementation of scalable evolvable hardware systems, which are able to adapt to the fluctuation of the amount of resources available in the system, in an autonomous way. - A parallelization strategy for the H.264/AVC and SVC deblocking filter, which reduces the number of macroblock cycles needed to process the whole frame. - A dynamically scalable architecture that permits the implementation of a novel deblocking filter module, fully compliant with the H.264/AVC and SVC standards, which exploits the macroblock level parallelism of the algorithm. This document is organized in seven chapters. In the first one, an introduction to the technology framework of this thesis, specially focused on dynamic and partial reconfiguration, is provided. The need for the dynamically scalable processing architectures proposed in this work is also motivated in this chapter. In chapter 2, dynamically scalable architectures are described. Description includes most of the architectural contributions of this work. The design flow tailored to the scalable architectures, together with the DREAMs tool provided to implement them, are described in chapter 3. The reconfiguration engine is described in chapter 4. The use of the proposed scalable archtieectures to implement evolvable hardware systems is described in chapter 5, while the scalable deblocking filter is described in chapter 6. Final conclusions of this thesis, and the description of future work, are addressed in chapter 7.

Matriz de Butler de Banda Ancha en Banda X para Antenas Reconfigurables

The work presented in this document shows the complete simulation of a Butler matrix. This circuit will be used in the feeding of a steerable on board antenna in X band. The antenna consists of printed elements grouped in an array. This terminal works in a frequency band from 7.25 up to 8.4 GHz (15% of bandwidth), where both bands, reception (7.25 – 7.75 GHz) and transmission (7.9–8.4 GHz), are included simultaneously. The whole antenna reaches 31 dBi, with a beam width smaller than 10º and a dual circular polarization. This antenna also includes the capability of electronic steering in elevation ±45º and mechanically motorized junction 360º in azimuth.

Análisis de Fiabilidad de dispositivos según su estructura para la herramienta software EMSI

Cualquier sistema está constituido por una serie de dispositivos interconectados de forma tal que sean capaces de realizar unas funciones concretas. Estos bloques funcionales pueden estar constituidos por una única componente o por complejos subsistemas, dependiendo del tipo de sistema y de las interconexiones en el mismo. El estado de las componentes y la estructura del sistema determinan si un sistema está funcionando o no. En definitiva, el cuantificar la fiabilidad de un sistema requiere, generalmente, considerar la estructura del sistema y la fiabilidad de sus componentes. La herramienta software EMSI está diseñada para realizar evaluación de la fiabilidad y el rendimiento de configuraciones en Sistemas Informáticos (SSII). En este trabajo analizamos la función de distribución empírica de los datos del tiempo hasta el fallo como variables aleatorias realizando los ajustes necesarios a un determinado modelo de probabilidad.

Solución Abierta de Barrido y Pulsación en Dispositivos Móviles Accesible para Personas con DFiscapacidad Física

Este trabajo de investigación tiene como objetivo esencial ofrecer una solución de accesibilidad a los dispositivos móviles táctiles para personas con discapacidad física con afección en los miembros superiores. El diseño, desarrollo y validación de la solución detallada está basado en una plataforma abierta y de bajo coste como Android que, mediante la interconexión de conmutadores comerciales y el uso de un sistema de barrido con realimentación por voz sintetizada, permite al usuario acceder a todas las funciones básicas de la telefonía móvil. El análisis de los requisitos de usuario es un eje central de este trabajo para lo cual se ha contado con la participación de la Asociación de Lesionados Medulares y Grandes Discapacitados Físicos (ASPAYM), de la Asociación de Padres de Alumnos Minusválidos (APAM) y del Centro de Referencia Estatal de Atención al Daño Cerebral (CEADAC). El sistema resultante preserva las expectativas de autonomía personal y privacidad demandadas.

Efectos de los dispositivos de protección solar en el aislamiento acústico a ruido aéreo de las fachadas de los recintos. Estudio de casos

La fachada es la parte visible de un edificio que en general consta de diferentes sistemas constructivos. El índice de reducción acústica del cerramiento del hueco de la fachada de un recinto es determinante en el aislamiento acústico a ruido aéreo de la fachada del mismo. Una ventana es la parte transparente de la fachada y para mejorar su comportamiento térmico y controlar la radiación solar, se ha equipado con diferentes protecciones externas o internas, como por ejemplo las contraventanas, celosías, persianas, etc. En este trabajo se muestran los resultados experimentales de varias decenas de ensayos realizados, de las mediciones in situ del aislamiento acústico a ruido aéreo de las fachadas de recintos mediante la aplicación de la Norma UNE-EN ISO 140-5:1999. En cada uno de los recintos, los ensayos acústicos se han realizado en dos situaciones, con y sin protección solar. Posteriormente se ha analizado el comportamiento acústico de cada una de las protecciones solares.

Sensores, actuadores y dispositivos electrónicos para la edificación

En este trabajo se presentan las líneas de investigación, y resultados, de Sensores y actuadores y Dispositivos electrónicos del Grupo de Sensores y Actuadores. Estas líneas de investigación están orientadas al desarrollo y aplicación de tecnologías, dentro del ámbito de la edificación, enfocadas a la mejora de la eficiencia energética. Se llevan a cabo, principalmente, en la Escuela Universitaria de Arquitectura técnica, y para ello se dispone de los medios asociados al Grupo de Sensores y Actuadores y situados en el laboratorio de Automatismos de la Escuela Universitaria de Arquitectura técnica

Redes y servicios ubicuos para Internet de las Cosas en dispositivos llevables

En las últimas décadas se han producido importantes avances tecnológicos, lo que ha producido un crecimiento importante de las Redes Inalámbricas de Sensores (RIS), conocidas en inglés como Wireless Sensor Networks (WSN). Estas redes están formadas por un conjunto de pequeños nodos o también, conocidos como motas, compuestos por diversos tipos de sensores. Las Redes Inalámbricas de Sensores pueden resultar muy útiles en entornos donde el despliegue de redes cableadas, formadas por ordenadores, encaminadores u otros dispositivos de red no sea posible. Sin embargo, este tipo de redes presentan una serie de carencias o problemas que dificultan, en ocasiones, su implementación y despliegue. Este Proyecto Fin de Carrera tiene como principales objetivos: diseñar e implementar un agente que haga uso de la tecnología Bluetooth para que se pueda comunicar tanto con la arquitectura orientada a servicios, vía radio, como con el módulo Bioharness para obtener parámetros fisiológicos; ofrecer una serie de servicios simples a la Red Inalámbrica de Sensores; diseñar un algoritmo para un sistema de alarmas; realizar e implementar una pasarela entre protocolos que usen el estándar IEEE802.15.4 (ZigBee) y el estándar IEEE802.15.1 de la Tecnología Bluetooth. Por último, implementar una aplicación Android para el reloj WiMM y que este pueda recibir alarmas en tiempo real a través del la Interfaz Bluetooth. Para lograr estos objetivos, en primer lugar realizaremos un estudio del Estado del Arte de las Redes Inalámbricas de Sensores, con el fin de estudiar su arquitectura, el estándar Bluetooth y los dispositivos Bluetooth que se han utilizado en este Proyecto. Seguidamente, describiremos detalladamente el firmware iWRAP versión 4, centrándonos en sus modos de operación, comandos AT y posibles errores que puedan ocurrir. A continuación, se describirá la arquitectura y la especificación nSOM, para adentrarnos en la arquitectura orientada a servicios. Por último, ejecutaremos la fase de validación del sistema y se analizarán los resultados obtenidos durante la fase de pruebas. ABSTRACT In last decades there have been significant advances in technology, which has resulted in important growth of Wireless Sensor Networks (WSN). These networks consist of a small set of nodes, also known as spots; equipped with various types of sensors. Wireless Sensor Networks can be very useful in environments where deployment of wired networks, formed by computers, routers or other network devices is not possible. However, these networks have a number of shortcomings or challenges to, sometimes, their implementation and deployment. The main objectives of this Final Project are to design and implement an agent that makes use of Bluetooth technology so you can communicate with both the service-oriented architecture, via radio, as with Bioharness module for physiological parameters; offer simple services to Wireless Sensor Network, designing an algorithm for an alarm system, make and implement a gateway between protocols using the standard IEEE802.15.4 (ZigBee) and IEEE802.15.1 standard Bluetooth Technology. Finally, implement an Android application for WiMM watch that can receive real-time alerts through the Bluetooth interface. In order to achieve these objectives, firstly we are going to carry out a study of the State of the Art in Wireless Sensor Network, where we study the architecture, the Bluetooth standard and Bluetooth devices that have been used in this project. Then, we will describe in detail the iWRAP firmware version 4, focusing on their operation modes, AT commands and errors that may occur. Therefore, we will describe the architecture and specification nSOM, to enter into the service-oriented architecture. Finally, we will execute the phase of validation of the system in a real application scenario, analyzing the results obtained during the testing phase.

Diseño y fabricación de dispositivos basados en cristal líquido polimérico

Esta tesis se centra en el estudio y desarrollo de dispositivos de aplicación basados en cristal líquido polimérico. Las propiedades de los cristales líquidos los hacen interesantes para su uso en el desarrollo de dispositivos de seguridad para autenticación de productos y marcas, y detección y prevención de falsificaciones. Asimismo, pueden ser muy útiles para fabricar dispositivos basados en CLs dispersos en polímero, los cuales tienen a su vez múltiples aplicaciones. La orientación de las moléculas de cristal líquido y la birrefringencia son las dos características principales que afectan a las propiedades de estos dispositivos. Un dispositivo de cristal líquido estándar consiste en un sándwich formado por dos sustratos de vidrio transparente, dotados con electrodo de ITO (Indium Tin Oxide) en su superficie interna, que confinan el cristal líquido en su interior. En la primera parte de esta tesis se describen las características más importantes que describen una célula de cristal líquido. Esta introducción básica en necesaria para la correcta comprensión de los capítulos posteriores en los que se detalla el desarrollo concreto de los dispositivos desarrollados en la investigación llevada a cabo. Por ejemplo, en el caso de los dispositivos de seguridad se han eliminado los sustratos de vidrio (en la última fase de su desarrollo) para conseguir dispositivos flexibles. En la segunda parte de la tesis se incluye la descripción completa de los dispositivos fabricados, así como de los protocolos de fabricación seguidos y diseñados específicamente para ello. También se detallan en esta parte los resultados obtenidos, así como las propiedades ópticas y electroópticas en cada caso, y el/los equipos de caracterización utilizados. Utilizando cristal líquido nemático y colorante dicroico, se han desarrollado dispositivos que contienen múltiples imágenes latentes en cada cara del mismo. Utilizando distintas técnicas de alineamiento se consigue crear cualquier tipo de motivo latente, ya sean símbolos sencillos, figuras, logotipos o incluso imágenes con escala de gris. Cuanto más complejo es el dispositivo, mayor es la dificultad para reproducirlo en una eventual falsificación. Para visualizar e identificar los motivos es necesario emplear luz polarizada, por ejemplo, con la ayuda de un sencillo polarizador lineal. Dependiendo de si el polarizador está colocado delante del dispositivo o detrás del él, se mostrarán las imágenes generadas en una u otra cara. Este efecto es posible gracias al colorante dicroico añadido al CL, a la orientación inducida sobre las moléculas, y a la estructura de twist utilizada en los dispositivos. En realidad, para ver el efecto de los dispositivos no es necesario el uso de un polarizador, basta con el reflejo de una superficie dielétrica (percialmente polarizado), o la luz emitida por la pantalla de dispositivos de consumo comunes como un televisor LCD, un monitor de ordenador o un “smartphone”. Por otro lado, utilizando una mezcla entre un CL nemático polimérico y un CL nemático no polimérico es posible fabricar dispositivos LCPC (Liquid Crystal Polymer Composite) con propiedades electroópticas muy interesantes, que funcionan a tensiones de conmutación bajas. El CL polimérico conforma una estructura de red en el interior del sándwich que mantiene confinado al CL nemático en pequeños microdominios. Se han fabricado dispositivos LCPC con conmutación inversa utilizando tanto alineamiento homogéneo como homeotrópico. Debido a que tanto la estructura de CL polimérico como el CL nemático que rellena los microdominios están orientados en una misma dirección de alineamiento preinducida, la luz dispersada por el dispositivo se encuentra polarizada. La dirección de polarización coincide con la dirección de alineamiento. La innovación aportada por esta investigación: un nuevo dispositivo LCPC inverso de respuesta ultrarápida y polarizada basado en la mezcla de dos CL nemáticos y, un dispositivo de seguridad y autenticación, patentado internacionalmente, basado en CL nemáticos dopados con colorante dicroico. Abstract This thesis is centered on the availability to use polymerizable liquid crystals to develop non-display application LC devices. Liquid crystal properties make them useful for the development of security devices in applications of authentication and detection of fakes, and also to achieve polymer dispersed LC devices to be used for different applications that will be studied here. Induced orientation of liquid crystal molecules and birefringence are the two main properties used in these devices. A standard liquid crystal device is a sandwich consisting of two parallel glass substrates carrying a thin transparent ITO (Indium‐Tin‐Oxide) electrode on their inner surfaces with the liquid crystal in the middle. The first part of this thesis will describe the most important parameters describing a liquid crystal cell. This basis is necessary for the understanding of later chapters where models of the liquid crystal devices will be discussed and developed. In the case of security devices the standard structure of an LC device has been modified by eliminating the glass substrates in order to achieve plastic and flexible devices. The second part of the thesis includes a detailed description of the devices achieved and the manufacturing protocols that have been developed ad-hoc. The optical and electrooptical properties and the characterization equipment are described here as well. Employing nematic liquid crystal and dichroic colorants, we have developed devices that show, with the aid of a polarizer, multiple images on each side of the device. By different alignment techniques it is possible to create any kind of symbols, drawings or motifs with a grayscale; the more complex the created device is, the more difficult is to fake it. To identify the motifs it is necessary to use polarized light. Depending on whether the polarizer is located in front of the LC cell or behind it, different motifs from one or the other substrate are shown. The effect arises from the dopant color dye added to the liquid crystal, the induced orientation and the twist structure. In practice, a grazing reflection on a dielectric surface is polarized enough to see the effect. Any LC flat panel display (LCD TV, computer, mobile phone) can obviously be used as backlight as well. On the other hand, by using a mixture of polymerizable and non-polymerizable nematics liquid crystals it is also possible to achieve LCPC (Liquid Crystal Polymer Composite) devices that show really interesting electrooptical characteristics using low switching voltages. Polymerizable LC creates a hollow structure inside the sandwich glass cell that keep nematics liquid crystal confined creating microdomains. Homogeneous and homeotropic alignments have been used to develop inverse switching mode LCPCs. Due to the double LC oriented structure, the outgoing scattered light from these devices is already polarized. The polarization axis coincides with LC molecules director, the alignment direction promoted. The novelties derived from the investigation presented here, new ultrafast inverse LCPC with polarized outgoing scattered light based on oriented nematic LC mixture, and an internationally patented security and authentication device based on nematics (doped with dichroic dye) oriented polymerizable LC.

Localization and activity detection Based on the fusion of environment And inertial sensors = Localización y detección de actividad Basadas en integración de sensores y dispositivos inerciales

Los sensores inerciales (acelerómetros y giróscopos) se han ido introduciendo poco a poco en dispositivos que usamos en nuestra vida diaria gracias a su minituarización. Hoy en día todos los smartphones contienen como mínimo un acelerómetro y un magnetómetro, siendo complementados en losmás modernos por giróscopos y barómetros. Esto, unido a la proliferación de los smartphones ha hecho viable el diseño de sistemas basados en las medidas de sensores que el usuario lleva colocados en alguna parte del cuerpo (que en un futuro estarán contenidos en tejidos inteligentes) o los integrados en su móvil. El papel de estos sensores se ha convertido en fundamental para el desarrollo de aplicaciones contextuales y de inteligencia ambiental. Algunos ejemplos son el control de los ejercicios de rehabilitación o la oferta de información referente al sitio turístico que se está visitando. El trabajo de esta tesis contribuye a explorar las posibilidades que ofrecen los sensores inerciales para el apoyo a la detección de actividad y la mejora de la precisión de servicios de localización para peatones. En lo referente al reconocimiento de la actividad que desarrolla un usuario, se ha explorado el uso de los sensores integrados en los dispositivos móviles de última generación (luz y proximidad, acelerómetro, giróscopo y magnetómetro). Las actividades objetivo son conocidas como ‘atómicas’ (andar a distintas velocidades, estar de pie, correr, estar sentado), esto es, actividades que constituyen unidades de actividades más complejas como pueden ser lavar los platos o ir al trabajo. De este modo, se usan algoritmos de clasificación sencillos que puedan ser integrados en un móvil como el Naïve Bayes, Tablas y Árboles de Decisión. Además, se pretende igualmente detectar la posición en la que el usuario lleva el móvil, no sólo con el objetivo de utilizar esa información para elegir un clasificador entrenado sólo con datos recogidos en la posición correspondiente (estrategia que mejora los resultados de estimación de la actividad), sino también para la generación de un evento que puede producir la ejecución de una acción. Finalmente, el trabajo incluye un análisis de las prestaciones de la clasificación variando el tipo de parámetros y el número de sensores usados y teniendo en cuenta no sólo la precisión de la clasificación sino también la carga computacional. Por otra parte, se ha propuesto un algoritmo basado en la cuenta de pasos utilizando informaiii ción proveniente de un acelerómetro colocado en el pie del usuario. El objetivo final es detectar la actividad que el usuario está haciendo junto con la estimación aproximada de la distancia recorrida. El algoritmo de cuenta pasos se basa en la detección de máximos y mínimos usando ventanas temporales y umbrales sin requerir información específica del usuario. El ámbito de seguimiento de peatones en interiores es interesante por la falta de un estándar de localización en este tipo de entornos. Se ha diseñado un filtro extendido de Kalman centralizado y ligeramente acoplado para fusionar la información medida por un acelerómetro colocado en el pie del usuario con medidas de posición. Se han aplicado también diferentes técnicas de corrección de errores como las de velocidad cero que se basan en la detección de los instantes en los que el pie está apoyado en el suelo. Los resultados han sido obtenidos en entornos interiores usando las posiciones estimadas por un sistema de triangulación basado en la medida de la potencia recibida (RSS) y GPS en exteriores. Finalmente, se han implementado algunas aplicaciones que prueban la utilidad del trabajo desarrollado. En primer lugar se ha considerado una aplicación de monitorización de actividad que proporciona al usuario información sobre el nivel de actividad que realiza durante un período de tiempo. El objetivo final es favorecer el cambio de comportamientos sedentarios, consiguiendo hábitos saludables. Se han desarrollado dos versiones de esta aplicación. En el primer caso se ha integrado el algoritmo de cuenta pasos en una plataforma OSGi móvil adquiriendo los datos de un acelerómetro Bluetooth colocado en el pie. En el segundo caso se ha creado la misma aplicación utilizando las implementaciones de los clasificadores en un dispositivo Android. Por otro lado, se ha planteado el diseño de una aplicación para la creación automática de un diario de viaje a partir de la detección de eventos importantes. Esta aplicación toma como entrada la información procedente de la estimación de actividad y de localización además de información almacenada en bases de datos abiertas (fotos, información sobre sitios) e información sobre sensores reales y virtuales (agenda, cámara, etc.) del móvil. Abstract Inertial sensors (accelerometers and gyroscopes) have been gradually embedded in the devices that people use in their daily lives thanks to their miniaturization. Nowadays all smartphones have at least one embedded magnetometer and accelerometer, containing the most upto- date ones gyroscopes and barometers. This issue, together with the fact that the penetration of smartphones is growing steadily, has made possible the design of systems that rely on the information gathered by wearable sensors (in the future contained in smart textiles) or inertial sensors embedded in a smartphone. The role of these sensors has become key to the development of context-aware and ambient intelligent applications. Some examples are the performance of rehabilitation exercises, the provision of information related to the place that the user is visiting or the interaction with objects by gesture recognition. The work of this thesis contributes to explore to which extent this kind of sensors can be useful to support activity recognition and pedestrian tracking, which have been proven to be essential for these applications. Regarding the recognition of the activity that a user performs, the use of sensors embedded in a smartphone (proximity and light sensors, gyroscopes, magnetometers and accelerometers) has been explored. The activities that are detected belong to the group of the ones known as ‘atomic’ activities (e.g. walking at different paces, running, standing), that is, activities or movements that are part of more complex activities such as doing the dishes or commuting. Simple, wellknown classifiers that can run embedded in a smartphone have been tested, such as Naïve Bayes, Decision Tables and Trees. In addition to this, another aim is to estimate the on-body position in which the user is carrying the mobile phone. The objective is not only to choose a classifier that has been trained with the corresponding data in order to enhance the classification but also to start actions. Finally, the performance of the different classifiers is analysed, taking into consideration different features and number of sensors. The computational and memory load of the classifiers is also measured. On the other hand, an algorithm based on step counting has been proposed. The acceleration information is provided by an accelerometer placed on the foot. The aim is to detect the activity that the user is performing together with the estimation of the distance covered. The step counting strategy is based on detecting minima and its corresponding maxima. Although the counting strategy is not innovative (it includes time windows and amplitude thresholds to prevent under or overestimation) no user-specific information is required. The field of pedestrian tracking is crucial due to the lack of a localization standard for this kind of environments. A loosely-coupled centralized Extended Kalman Filter has been proposed to perform the fusion of inertial and position measurements. Zero velocity updates have been applied whenever the foot is detected to be placed on the ground. The results have been obtained in indoor environments using a triangulation algorithm based on RSS measurements and GPS outdoors. Finally, some applications have been designed to test the usefulness of the work. The first one is called the ‘Activity Monitor’ whose aim is to prevent sedentary behaviours and to modify habits to achieve desired objectives of activity level. Two different versions of the application have been implemented. The first one uses the activity estimation based on the step counting algorithm, which has been integrated in an OSGi mobile framework acquiring the data from a Bluetooth accelerometer placed on the foot of the individual. The second one uses activity classifiers embedded in an Android smartphone. On the other hand, the design of a ‘Travel Logbook’ has been planned. The input of this application is the information provided by the activity and localization modules, external databases (e.g. pictures, points of interest, weather) and mobile embedded and virtual sensors (agenda, camera, etc.). The aim is to detect important events in the journey and gather the information necessary to store it as a journal page.

Microprocesos láser para la mejora de dispositivos fotovoltaicos basados en silicio cristalino

En los últimos años la tecnología láser se ha convertido en una herramienta imprescindible en la fabricación de dispositivos fotovoltaicos, ayudando a la consecución de dos objetivos claves para que esta opción energética se convierta en una alternativa viable: reducción de costes de fabricación y aumento de eficiencia de dispositivo. Dentro de las tecnologías fotovoltaicas, las basadas en silicio cristalino (c-Si) siguen siendo las dominantes en el mercado, y en la actualidad los esfuerzos científicos en este campo se encaminan fundamentalmente a conseguir células de mayor eficiencia a un menor coste encontrándose, como se comentaba anteriormente, que gran parte de las soluciones pueden venir de la mano de una mayor utilización de tecnología láser en la fabricación de los mismos. En este contexto, esta Tesis hace un estudio completo y desarrolla, hasta su aplicación en dispositivo final, tres procesos láser específicos para la optimización de dispositivos fotovoltaicos de alta eficiencia basados en silicio. Dichos procesos tienen como finalidad la mejora de los contactos frontal y posterior de células fotovoltaicas basadas en c-Si con vistas a mejorar su eficiencia eléctrica y reducir el coste de producción de las mismas. En concreto, para el contacto frontal se han desarrollado soluciones innovadoras basadas en el empleo de tecnología láser en la metalización y en la fabricación de emisores selectivos puntuales basados en técnicas de dopado con láser, mientras que para el contacto posterior se ha trabajado en el desarrollo de procesos de contacto puntual con láser para la mejora de la pasivación del dispositivo. La consecución de dichos objetivos ha llevado aparejado el alcanzar una serie de hitos que se resumen continuación: - Entender el impacto de la interacción del láser con los distintos materiales empleados en el dispositivo y su influencia sobre las prestaciones del mismo, identificando los efectos dañinos e intentar mitigarlos en lo posible. - Desarrollar procesos láser que sean compatibles con los dispositivos que admiten poca afectación térmica en el proceso de fabricación (procesos a baja temperatura), como los dispositivos de heterounión. - Desarrollar de forma concreta procesos, completamente parametrizados, de definición de dopado selectivo con láser, contactos puntuales con láser y metalización mediante técnicas de transferencia de material inducida por láser. - Definir tales procesos de forma que reduzcan la complejidad de la fabricación del dispositivo y que sean de fácil integración en una línea de producción. - Mejorar las técnicas de caracterización empleadas para verificar la calidad de los procesos, para lo que ha sido necesario adaptar específicamente técnicas de caracterización de considerable complejidad. - Demostrar su viabilidad en dispositivo final. Como se detalla en el trabajo, la consecución de estos hitos en el marco de desarrollo de esta Tesis ha permitido contribuir a la fabricación de los primeros dispositivos fotovoltaicos en España que incorporan estos conceptos avanzados y, en el caso de la tecnología de dopado con láser, ha permitido hacer avances completamente novedosos a nivel mundial. Asimismo los conceptos propuestos de metalización con láser abren vías, completamente originales, para la mejora de los dispositivos considerados. Por último decir que este trabajo ha sido posible por una colaboración muy estrecha entre el Centro Láser de la UPM, en el que la autora desarrolla su labor, y el Grupo de Investigación en Micro y Nanotecnologías de la Universidad Politécnica de Cataluña, encargado de la preparación y puesta a punto de las muestras y del desarrollo de algunos procesos láser para comparación. También cabe destacar la contribución de del Centro de Investigaciones Energéticas, Medioambientales y Tecnológicas, CIEMAT, en la preparación de experimentos específicos de gran importancia en el desarrollo del trabajo. Dichas colaboraciones se han desarrollado en el marco de varios proyectos, tales como el proyecto singular estratégico PSE-MICROSIL08 (PSE-iv 120000-2006-6), el proyecto INNDISOL (IPT-420000-2010-6), ambos financiados por el Fondo Europeo de Desarrollo Regional FEDER (UE) “Una manera de hacer Europa” y el MICINN, y el proyecto del Plan Nacional AMIC (ENE2010-21384-C04-02), cuya financiación ha permitido en gran parte llevar a término este trabajo. v ABSTRACT. Last years lasers have become a fundamental tool in the photovoltaic (PV) industry, helping this technology to achieve two major goals: cost reduction and efficiency improvement. Among the present PV technologies, crystalline silicon (c-Si) maintains a clear market supremacy and, in this particular field, the technological efforts are focussing into the improvement of the device efficiency using different approaches (reducing for instance the electrical or optical losses in the device) and the cost reduction in the device fabrication (using less silicon in the final device or implementing more cost effective production steps). In both approaches lasers appear ideally suited tools to achieve the desired success. In this context, this work makes a comprehensive study and develops, until their implementation in a final device, three specific laser processes designed for the optimization of high efficiency PV devices based in c-Si. Those processes are intended to improve the front and back contact of the considered solar cells in order to reduce the production costs and to improve the device efficiency. In particular, to improve the front contact, this work has developed innovative solutions using lasers as fundamental processing tools to metalize, using laser induced forward transfer techniques, and to create local selective emitters by means of laser doping techniques. On the other side, and for the back contact, and approached based in the optimization of standard laser fired contact formation has been envisaged. To achieve these fundamental goals, a number of milestones have been reached in the development of this work, namely: - To understand the basics of the laser-matter interaction physics in the considered processes, in order to preserve the functionality of the irradiated materials. - To develop laser processes fully compatible with low temperature device concepts (as it is the case of heterojunction solar cells). - In particular, to parameterize completely processes of laser doping, laser fired contacts and metallization via laser transfer of material. - To define such a processes in such a way that their final industrial implementation could be a real option. - To improve widely used characterization techniques in order to be applied to the study of these particular processes. - To probe their viability in a final PV device. Finally, the achievement of these milestones has brought as a consequence the fabrication of the first devices in Spain incorporating these concepts. In particular, the developments achieved in laser doping, are relevant not only for the Spanish science but in a general international context, with the introduction of really innovative concepts as local selective emitters. Finally, the advances reached in the laser metallization approached presented in this work open the door to future developments, fully innovative, in the field of PV industrial metallization techniques. This work was made possible by a very close collaboration between the Laser Center of the UPM, in which the author develops his work, and the Research Group of Micro y Nanotecnology of the Universidad Politécnica de Cataluña, in charge of the preparation and development of samples and the assessment of some laser processes for comparison. As well is important to remark the collaboration of the Centro de Investigaciones Energéticas, Medioambientales y Tecnológicas, CIEMAT, in the preparation of specific experiments of great importance in the development of the work. These collaborations have been developed within the framework of various projects such as the PSE-MICROSIL08 (PSE-120000-2006-6), the project INNDISOL (IPT-420000-2010-6), both funded by the Fondo Europeo de Desarrollo Regional FEDER (UE) “Una manera de hacer Europa” and the MICINN, and the project AMIC (ENE2010-21384-C04-02), whose funding has largely allowed to complete this work.

Nuevos dispositivos y criterios de análisis de señales de resonancia magnética para la caracterización humedad/porosidad de suelos y acuíferos superficiales

Un estudio geofísico mediante resonancia se realiza mediante la excitación del agua del subsuelo a partir de la emisión de una intensidad variable a lo largo de un cable extendido sobre la superficie en forma cuadrada o circular. El volumen investigado depende del tamaño de dicho cable, lo cual, junto con la intensidad utilizada para la excitación del agua determina las diferentes profundidades del terreno de las que se va a extraer información, que se encuentran entre 10 y 100 m, habitualmente. La tesis doctoral presentada consiste en la adaptación del Método de Resonancia Magnética para su utilización en aplicaciones superficiales mediante bucles de tamaño reducido. Dicha información sobre el terreno en la escala desde decímetros a pocos metros es interesante en relación a la física de suelos y en general en relación a diferentes problemas de Ingeniería, tanto de extracción de agua como constructiva. Una vez realizada la revisión del estado de conocimiento actual del método en relación a sus aplicaciones usuales, se estudian los problemas inherentes a su adaptación a medidas superficiales. Para solventar dichos problemas se han considerado dos líneas de investigación principales: En primer lugar se realiza un estudio de la influencia de las características del pulso de excitación emitido por el equipo en la calidad de las medidas obtenidas, y las posibles estrategias para mejorar dicho pulso. El pulso de excitación es un parámetro clave en la extracción de información sobre diferentes profundidades del terreno. Por otro lado se busca la optimización del dispositivo de medida para su adaptación al estudio de los primeros metros del suelo mediante el equipo disponible, tratándose éste del equipo NumisLITE de la casa Iris Instruments. ABSTRACT Magnetic Resonance Sounding is a geophysical method performed through the excitation of the subsurface water by a variable electrical intensity delivered through a wire extended on the surface, forming a circle or a square. The investigated volume depends on the wire length and the intensity used, determining the different subsurface depths reached. In the usual application of the method, this depth ranges between 10 and 100 m. This thesis studies the adaptation of the above method to more superficial applications using smaller wire loops. Information about the subsurface in the range of decimeter to a few meters is interesting regarding physics of soils, as well as different Engineering problems, either for water extraction or for construction. After a review of the nowadays state of the art of the method regarding its usual applications, the special issues attached to its use to perform very shallow measures are studied. In order to sort out these problems two main research lines are considered: On the one hand, a study about the influence of the characteristics of the emitted pulse in the resulting measure quality is performed. Possible strategies in order to improve this pulse are investigated, as the excitation pulse is a key parameter to obtain information from different depths of the subsurface. On the other hand, the study tries to optimize the measurement device to its adaptation to the study of the first meters of the ground with the available instrumentation, the NumisLITE equipment from Iris Instruments.

Cracking y ataques físicos sobre dispositivos electrónicos

Cracking - Ataques - Físicos - Dispositivos - Electrónicos

Integración de dispositivos de salud personal en la plataforma de telecuidado para diabetes PERSONA

La plataforma de telecuidado PERSONA se ha desarrollado en el marco del CIBER-BBN y tiene por objetivo soportar el autocuidado diario de pacientes con diabetes tipo 1. La plataforma proporciona acceso a herramientas de soporte a la decisión, de procesado automático de la información, de monitorización de las variables que afectan a la enfermedad y facilita la comunicación entre los agentes involucrados en el cuidado del paciente. La integración de dispositivos médicos interoperables es un requisito principal de la plataforma PERSONA. En este trabajo presentamos las soluciones adoptadas en cuanto a la integración de dispositivos médicos y analizamos las características de los protocolos de comunicación inalámbrica de los dispositivos considerados y los recursos necesarios para la comunicación con dispositivos móviles de telefonía.

Ensayos de laboratorio para la medida de la tasa de absorción específica (SAR) en dispositivos móviles

El proyecto trata del estudio de la tasa de absorción específica (SAR). En él se estudia la SAR que desprenden distintos dispositivos de comunicaciones inalámbricos. Se ha llevado a cabo en las instalaciones de la SETSI, en el laboratorio de radiofrecuencia situado en El Casar, Guadalajara, que pertenece al Ministerio de Industria Comercio y Turismo. La SAR es una relación entre la energía electromagnética acumulada en una masa de un material o tejido concreto. Por tanto, lo primero es definir la SAR, en la que se exponen sus parámetros. Además, se recogen los límites de exposición fijados por las normas internacionales IEC 62209-1 e IEC 62209-2 en relación a SAR. Posteriormente, acorde con las normas, se realiza una definición detallada de un banco de medidas de SAR, en donde se explica cada uno de los componentes del banco de manera detallada así como los sistemas que intervienen previamente a la realización de la medida, tipos de los sistemas para realizar las verificaciones pertinentes, y también las incertidumbres de ciertos parámetros. También se realiza un proceso completo de medida de SAR en el laboratorio de la SETSI, donde se realizan las comprobaciones necesarias para la realización de una serie de medidas sobre dispositivos de comunicaciones móviles. Éstas medidas se realizan primero sobre un teléfono móvil en las frecuencias de GSM, UMTS y WIFI, en las configuraciones estipuladas por la norma; “tocando” e “inclinada 15°” comparando los valores obtenidos con los límites marcados por las normas internacionales. Por último, en este apartado se realizan ciertas medidas con otras configuraciones que no están recogidas en la norma para intentar obtener los máximos valores de SAR posibles. Después se realiza una comparación entre dos dispositivos tipo “tablet”, para ello se realizan medidas en la banda de WIFI y se comentan los resultados obtenidos, relacionado con el diseño de cada uno de ellos. Posteriormente se realiza un presupuesto de un banco de SAR, donde se detallan todos los componentes que intervienen en la realización de las medidas de SAR, pero no se incluyen en él, los costes de mantenimiento o los costes relacionados con su uso. Por último se explican las conclusiones finales desprendidas de la realización de este proyecto de fin de carrera así como la bibliografía utilizada. ABTRACT This project consists on the study of the specific absorption rate (SAR).It studies the different SAR of several wireless communications devices. It has been held in SETSI’S facilities, in its radio frecuency laboratory located in El Casar, Guadalajara, which belongs to the Ministy of Industry, Trade and Tourism. The SAR is a ratio between the electromagnetic energy accumulated in a mass of concrete material or tissue. Therefore, the SAR is defined first, which sets its parameters. Also lists the exposure limits set by international standards IEC 62209-1 and IEC 62209-2 regarding SAR. Subsequently, according to the guidelines, performing a detailed definition of a SAR measures bench, which explains each of the components in detail of the bench and involved systems prior to the realization of the extent and types of systems to perform the necessary checks, and certain parameters uncertainties. Also performed a complete process for SAR in the SETSI laboratory, located in El Casar, Guadalajara, where the necessary checks are made to carry out a serie of measures on mobile communications devices. These will be carried out first on a mobile phone at frequencies of GSM, UMTS and WiFi, in the configurations set by the standard, "touch" and "tilt 15 °" comparing the values obtained with the limits set by international standards. Finally, this section will perform certain actions with other configurations that are not included in the standard to try to get the maximum possible SAR values. Then a comparison is made between two devices, such as "tablet", this will make measurements in the band WIFI and discussed the results, related to the design of each. Subsequently, a budget of a SAR bench, detailing all components involved in SAR measures, but not included in it, maintenance costs or the costs associated with its use. Finally conclusions are explained detached from the realization of this project as well as the bibliography used on it.